Dynamisk logik (digital elektronik)

Den aktuelle version af siden er endnu ikke blevet gennemgået af erfarne bidragydere og kan afvige væsentligt fra den version , der blev gennemgået den 17. april 2013; checks kræver 9 redigeringer .

Dynamisk logik (eller clocket logik ) er en metode til udvikling af kombinationskredsløb , hvor det designede kredsløb fungerer i cyklusser. Det implementeres især ved hjælp af CMOS- teknologi . Anvendes i design af integrerede kredsløb .

Terminologi

Udtrykkene "statisk"/"dynamisk" anvendt på kombinationskredsløb bør ikke forveksles med de samme udtryk, der bruges til at henvise til lagerenheder såsom dynamisk (DRAM) eller statisk (SRAM) RAM (RAM).

Når der refereres til en type logik, bruges adjektivet " dynamisk " normalt til at angive en udviklingsmetodologi, såsom " dynamisk CMOS " [1] eller " dynamisk SOI " [2] .

Brugen af ​​udtrykket " dynamisk logik " er at foretrække frem for udtrykket " clocked logic " ("klokket" fra " ur "), da det giver dig mulighed for klart at definere grænsen mellem denne metode og metodologien for " statisk logik ". Udtrykket " klokkelogik " er også synonymt med udtrykket " sekventiel logik ", så dets brug til at betyde " dynamisk logik " er uønsket.

Historie

Dynamisk logik var populær i 1970'erne, men på det seneste har der været en genopblussen af ​​interesse for det på grund af udviklingen af ​​højhastigheds digital elektronik, især mikroprocessorer .

Sådan fungerer kredsløb

Et kredsløb med statisk eller dynamisk logik implementerer en boolsk funktion (for eksempel " NAND "). Signalet modtaget fra udgangene af kredsløbet er resultatet af at anvende en boolsk funktion til signalet, der kommer til kredsløbets indgange.

Statisk logik

I et kredsløb med " statisk logik " til enhver tid er hver udgang fra kredsløbselementet gennem en sti ( leder ), som har en lav modstand , forbundet:

• enten med en strømforsyningsbus ;
• eller med en fælles bus.

Statisk logik har ikke en minimum clockfrekvens - clocking kan stoppes på ubestemt tid. Dette giver to fordele:

• evnen til at stoppe systemet til enhver tid (forenkling af debugging og test, evnen til at træde igennem );
• evnen til at betjene systemet ved meget lave clockfrekvenser (øget driftstid med samme batterikapacitet).

Især selvom mange populære processorer bruger dynamisk logik [3] er det kun processorer med en statisk kerne designet i statisk CMOS -teknologi , der er egnede til brug i rumsatellitter på grund af deres større strålingsmodstand [4] .

I de fleste typer logik, der kan defineres som "statisk", er der altid en mekanisme til at gøre outputtet fra det logiske element højt eller lavt. I mange almindeligt anvendte logiktyper, såsom TTL eller CMOS , kan dette princip omformuleres til at angive, at der altid er en lav modstandsvej mellem elementets udgang og en af ​​strømforsyningsskinnerne . En undtagelse er tilfældet med højimpedansudgange , hvor en sådan vej ikke altid dannes. Men selv i dette tilfælde antages det, at det logiske kredsløb bruges som en del af et mere komplekst system, hvor en ekstern mekanisme vil generere udgangsspændingen , så et sådant kredsløb er ikke anderledes end statisk logik.

Dynamisk logik

I et kredsløb med " dynamisk logik " fungerer elementerne i cyklusser, og der kan skelnes mellem to tidsperioder:

• pre-charge fase  - den periode, hvor ursignalet har et lavt spændingsniveau;
• evalueringsfasen  er det tidsrum, hvor ursignalet har et højt spændingsniveau .

Under foropladningsfasen oplades de højimpedans kapacitive kredsløbselementer [5] .

Under evalueringsfasen aflades de kapacitive celler (den lagrede ladning forbruges).

Typisk bruges et kloksignal til at synkronisere tilstandsovergange i sekventiel logik . Andre metoder til implementering af kombinationskredsløb kræver ikke et kloksignal.

I dynamisk logik er der ikke altid en mekanisme til at få output højt eller lavt. I den mest almindelige version af dette koncept dannes de høje og lave spændingsniveauer ved udgangen af ​​elementet under forskellige faser af ursignalet . Dynamisk logik kræver brug af en klokfrekvens, der er høj nok til, at den kapacitans , der bruges til at generere udgangstilstanden for det logiske element, ikke når at aflades under evalueringsfasen .

Det meste elektronik, der arbejder ved clockhastigheder over 2  GHz , kræver dynamisk logik, selvom nogle producenter som Intel har skiftet til statisk logik helt for at reducere strømforbruget [6] .

Fordele og ulemper

Fordele ved dynamiske logiske kredsløb (sammenlignet med statiske logiske kredsløb) [2] :

• færre transistorer . Implementeringen af ​​statisk CMOS-logik med N input-fanout kræver 2 N transistorer. I dynamisk logik er antallet af transistorer væsentligt mindre: N + 2;
• højere hastighed. Logiske porte har en højere koblingshastighed, hvilket forklares af den lavere belastningskapacitans, der genereres af det mindre antal transistorer . Derudover har det dynamiske element ingen kortslutningsstrøm ;
• elementer fylder mindre på chippen.

Dynamisk logik er sværere at designe, men kan være det eneste valg, hvis høj hastighed er påkrævet.

Ulemper ved kredsløb med dynamisk logik (sammenlignet med kredsløb baseret på statisk logik) [2] :

• design kompleksitet;
• stort effekttab. Generelt øger dynamisk logik i høj grad antallet af samtidigt skiftende transistorer , hvilket øger strømforbruget sammenlignet med statisk logik [6] ;
• hvis clock -frekvensen er for lav, vil outputtet falde hurtigt, og kredsløbet bliver ubrugeligt.

Eksempel

Som et eksempel kan du overveje implementeringen af ​​" NAND "-elementet i statiske og dynamiske logikker.

Implementering af " NAND "-elementet i den statiske CMOS -logik .

Ovenstående skema implementerer den logiske funktion "AND-NOT":

eller

Hvis begge indgange A og B har et højt spændingsniveau , vil udgangen  Out forbinde til den fælles bus  Vss og vil være lavspænding.

Hvis en af ​​indgangene  A og  B er lav, vil udgangen  Out blive forbundet til strømforsyningsbussen  Vdd og vil være høj.

Det er vigtigt, at udgangen til enhver tid er forbundet enten til strømforsyningen  Vdd og har et højt spændingsniveau, eller til common rail  Vss og har et lavt spændingsniveau.

Overvej implementeringen af ​​elementet " NAND " i dynamisk logik.

Under forudopladningsfasen:

• et højt spændingsniveau påføres udgangen, uanset tilstanden af ​​input  A og B ;
• kondensator , som er belastningskapaciteten af ​​dette logiske element, er opladet;
• et lavt spændingsniveau kan ikke forekomme på udgangen  X , da transistoren forbundet til den fælles bus er lukket.

I vurderingsfasen:

• ursignalet  har et højt spændingsniveau;
• hvis begge indgange  A og  B har et højt spændingsniveau, vil udgang  X forbinde til en fælles bus og vil have et lavt spændingsniveau;
• ellers vil udgangen  X have et højt spændingsniveau på grund af energien lagret i belastningskapacitansen;
• når kondensatoren er afladet, kan den ikke oplades igen før næste foropladningsfase. Således kan gate-indgangene højst ændre sig én gang under evalueringsfasen.

Se også

• CMOS
• Sekventiel logik
• Logiske elementer

Noter

1. ↑ Bruce Jacob, Spencer Ng, David Wang. Hukommelsessystemer : cache, DRAM, disk - Morgan Kaufmann, 2007. - ISBN 978-0-12-379751-3 .
2. ↑ 1 2 3 Andrew Marshall, Sreedhar Natarajan. SOI-design: analoge, hukommelses- og digitale teknikker . - Springer, 2002. - ISBN 978-0-7923-7640-8 .
3. ↑ AnandTech - Understanding the Cell Microprocessor . Hentet 24. september 2012. Arkiveret fra originalen 19. september 2012. (ubestemt)
4. ↑ AMSAT-DL: "Ingen RISC, ingen sjov!" Arkiveret 13. april 2013 på Wayback Machine af Peter Gülzow
5. ↑ Jean M. Rabai, Ananta Chandrakasan, Borivoj Nikolic. Digitale integrerede kredsløb. Designmetodologi = Digitale integrerede kredsløb. - 2. udg. - M .: Williams , 2007. - 912 s. — ISBN 0-13-090996-3 .
6. ↑ 1 2 AnandTech - The Dark Knight: Intels Core i7 . Hentet 24. september 2012. Arkiveret fra originalen 4. juni 2009. (ubestemt)

Logiske chips
RTL DTL ESL TTL N-MOS CMOS BiCMOS IIL Dynamisk logik