Dynamisk logik (eller clocket logik ) er en metode til udvikling af kombinationskredsløb , hvor det designede kredsløb fungerer i cyklusser. Det implementeres især ved hjælp af CMOS- teknologi . Anvendes i design af integrerede kredsløb .
Udtrykkene "statisk"/"dynamisk" anvendt på kombinationskredsløb bør ikke forveksles med de samme udtryk, der bruges til at henvise til lagerenheder såsom dynamisk (DRAM) eller statisk (SRAM) RAM (RAM).
Når der refereres til en type logik, bruges adjektivet " dynamisk " normalt til at angive en udviklingsmetodologi, såsom " dynamisk CMOS " [1] eller " dynamisk SOI " [2] .
Brugen af udtrykket " dynamisk logik " er at foretrække frem for udtrykket " clocked logic " ("klokket" fra " ur "), da det giver dig mulighed for klart at definere grænsen mellem denne metode og metodologien for " statisk logik ". Udtrykket " klokkelogik " er også synonymt med udtrykket " sekventiel logik ", så dets brug til at betyde " dynamisk logik " er uønsket.
Dynamisk logik var populær i 1970'erne, men på det seneste har der været en genopblussen af interesse for det på grund af udviklingen af højhastigheds digital elektronik, især mikroprocessorer .
Et kredsløb med statisk eller dynamisk logik implementerer en boolsk funktion (for eksempel " NAND "). Signalet modtaget fra udgangene af kredsløbet er resultatet af at anvende en boolsk funktion til signalet, der kommer til kredsløbets indgange.
I et kredsløb med " statisk logik " til enhver tid er hver udgang fra kredsløbselementet gennem en sti ( leder ), som har en lav modstand , forbundet:
Statisk logik har ikke en minimum clockfrekvens - clocking kan stoppes på ubestemt tid. Dette giver to fordele:
Især selvom mange populære processorer bruger dynamisk logik [3] er det kun processorer med en statisk kerne designet i statisk CMOS -teknologi , der er egnede til brug i rumsatellitter på grund af deres større strålingsmodstand [4] .
I de fleste typer logik, der kan defineres som "statisk", er der altid en mekanisme til at gøre outputtet fra det logiske element højt eller lavt. I mange almindeligt anvendte logiktyper, såsom TTL eller CMOS , kan dette princip omformuleres til at angive, at der altid er en lav modstandsvej mellem elementets udgang og en af strømforsyningsskinnerne . En undtagelse er tilfældet med højimpedansudgange , hvor en sådan vej ikke altid dannes. Men selv i dette tilfælde antages det, at det logiske kredsløb bruges som en del af et mere komplekst system, hvor en ekstern mekanisme vil generere udgangsspændingen , så et sådant kredsløb er ikke anderledes end statisk logik.
I et kredsløb med " dynamisk logik " fungerer elementerne i cyklusser, og der kan skelnes mellem to tidsperioder:
Under foropladningsfasen oplades de højimpedans kapacitive kredsløbselementer [5] .
Under evalueringsfasen aflades de kapacitive celler (den lagrede ladning forbruges).
Typisk bruges et kloksignal til at synkronisere tilstandsovergange i sekventiel logik . Andre metoder til implementering af kombinationskredsløb kræver ikke et kloksignal.
I dynamisk logik er der ikke altid en mekanisme til at få output højt eller lavt. I den mest almindelige version af dette koncept dannes de høje og lave spændingsniveauer ved udgangen af elementet under forskellige faser af ursignalet . Dynamisk logik kræver brug af en klokfrekvens, der er høj nok til, at den kapacitans , der bruges til at generere udgangstilstanden for det logiske element, ikke når at aflades under evalueringsfasen .
Det meste elektronik, der arbejder ved clockhastigheder over 2 GHz , kræver dynamisk logik, selvom nogle producenter som Intel har skiftet til statisk logik helt for at reducere strømforbruget [6] .
Fordele ved dynamiske logiske kredsløb (sammenlignet med statiske logiske kredsløb) [2] :
Dynamisk logik er sværere at designe, men kan være det eneste valg, hvis høj hastighed er påkrævet.
Ulemper ved kredsløb med dynamisk logik (sammenlignet med kredsløb baseret på statisk logik) [2] :
Som et eksempel kan du overveje implementeringen af " NAND "-elementet i statiske og dynamiske logikker.
Implementering af " NAND "-elementet i den statiske CMOS -logik .
Ovenstående skema implementerer den logiske funktion "AND-NOT":
ellerHvis begge indgange A og B har et højt spændingsniveau , vil udgangen Out forbinde til den fælles bus Vss og vil være lavspænding.
Hvis en af indgangene A og B er lav, vil udgangen Out blive forbundet til strømforsyningsbussen Vdd og vil være høj.
Det er vigtigt, at udgangen til enhver tid er forbundet enten til strømforsyningen Vdd og har et højt spændingsniveau, eller til common rail Vss og har et lavt spændingsniveau.
Overvej implementeringen af elementet " NAND " i dynamisk logik.
Under forudopladningsfasen:
I vurderingsfasen:
Logiske chips | |
---|---|