Statisk timing analyse

Statisk timinganalyse (SVA, eng.  Static timing analysis ) er en metode til at beregne timingparametrene for VLSI , som ikke kræver en fuldgyldig elektrisk simulering af kredsløbets drift.

Udnævnelse

I synkrone kredsløb overføres data fra en flipflop til en anden gennem en kombinationssektion . Triggerne styres af et klokkesynkroniseringssignal, hvis periode bestemmes af forsinkelsen i signaltransmissionen fra triggerens indgang til dens udgang. I sådanne systemer er to typer fejl mulige:

• hold time violation  - hold time violation.
• setup time violation  - overtrædelse af den forudindstillede tid.

Tidspunktet, hvor signalet ankommer til udgangen, kan variere af mange årsager: Kredsløbet kan udføre forskellige operationer, den omgivende temperatur eller spænding varierer, det ændrer sig under indflydelse af fremstillingsprocessen osv. CBA's hovedopgave i dette tilfældet er at kontrollere, at på trods af alle mulige variationer, vil signalet ankomme til udgangen af ​​kredsløbet inden for den angivne tidsramme, hvilket er en betingelse for fejlfri drift af kredsløbet.

Definitioner

• Kritisk vej  - signalets vej fra input til output af kredsløbet, som har den største forsinkelse.
• Udbredelsesforsinkelse  er den tid, det tager for et elektrisk signal at nå en node i et kredsløb.
• Maksimal tilladt signalforsinkelse  — den maksimale signalforsinkelse, over hvilken det er nødvendigt at øge urperiodens varighed.
• Stock (slack)  - en værdi, der normalt beregnes for hver node i kredsløbet, svarende til forskellen mellem den maksimalt tilladte og den faktiske signalforsinkelse.

Se også

• Elmore forsinkelse