Direkte konvertering ADC

Den aktuelle version af siden er endnu ikke blevet gennemgået af erfarne bidragydere og kan afvige væsentligt fra den version , der blev gennemgået den 11. december 2015; verifikation kræver 81 redigeringer .

Direkte konvertering analog-til-digital-konvertere ( eng. flash ADC, direkte-konvertering ADC ) er de hurtigste af ADC'erne , men kræver store hardwareomkostninger [1] .

Fuldt parallel (flash) direkte konvertering ADC'er

All-Parallel Direct-konvertering (Flash) ADC

Hardwareomkostningerne er lig med komparatorerne, hvor n er antallet af ADC-bits. En 8-bit ADC med samplingsniveauer ville kræve komparatorer. $2^{n}-1$ $2^{8}=256$ $2^{8}-1=255$

Sammensætning

Komponenterne i en direkte konvertering ADC er komparatorer , en koder og et register .

Sådan virker det

Funktionsprincippet for en fuldt parallel direkte konvertering ADC er, at alle parallelle komparatorer med en referencespænding mindre end indgangssignalniveauet skiftes til "1", og alle parallelle komparatorer med en referencespænding større end indgangssignalniveauet forbliver i "0" tilstand. Indkoderen omkoder den modtagne binærkodede unære kode (Binærkodet unær, BCU) til en kode til transmission til yderligere enheder.

Historie

Den første dokumenterede direkte konvertering ADC var en del af et elektro-mekanisk faksimilesystem beskrevet i et 1921 Paul M. Rainey patent [2] .

Et betydeligt fremskridt inden for højhastigheds-ADC-teknologi i 1940'erne var katodestråle-kodningsrøret udviklet på Bell Labs . Røret beskrevet af RW Sears var i stand til op til 96 kSPS ved 7-bit opløsning [3] .

I 1950'erne og 1960'erne blev direkte konvertering ADC'er med op til 4-bit opløsning (15 operationsforstærkere) bygget ved hjælp af vakuumrør og transistorer . Der var også modeller på tunneldioder .

Det blev hurtigt klart, at direkte konvertering ADC'er havde de højeste samplinghastigheder sammenlignet med andre arkitekturer, men problemet med deres implementering var, at komparatorerne var ekstremt omfangsrige, når de brugte vakuumrør og meget store, når de brugte diskrete transistorkredsløb.

I 1964 udgav Fairchild de første µA711/712 komparator-IC'er, designet af Bob Widlar .

Med fremkomsten af disse blokke til bygningskomparatorer og tilgængeligheden af TTL- og ECL-logiske integrerede kredsløb, har Computer Labs, Inc. udgav VHS-630 (6-bit, 30 MSPS i 1970) og VHS-675 (6-bit, 75 MSPS i 1975) 6-bit direkte konvertering diskrete rack ADC'er [4]

Direkte konvertering ADC IC'er med opløsninger på op til 10 bit er praktisk talt nu tilgængelige, men disse er typisk 6 eller 8 bit. Deres højeste samplinghastighed kan nå op på 1 GHz (de er for det meste lavet ved hjælp af galliumarsenid-teknologi og spreder adskillige watt strøm), med en indgangssignalbåndbredde på over 300 MHz.

Ternær direkte konvertering fuldt parallelle ADC'er

Sammen med binære fuldt parallelle direkte konverterings ADC'er er det også muligt at bygge ternære fuldt parallelle direkte konverterings ADC'er [5] .

Hardwareomkostningerne er komparatorer, hvor n er antallet af ADC trits , og en 5-trit konvertering med samplingsniveauer ville kræve en komparator. $3^{n}-1$ $3^{5}=243$ $3^{5}-1=242$

Parallel-serielle (underområde, pipelinet) direkte konvertering ADC'er

Pipelined Subranging Direct-conversion (Flash) ADC [6]

De reducerer en smule ydeevnen, men gør det muligt at reducere antallet af komparatorer til , hvor n er antallet af bits af outputkoden, og k er antallet af parallelle direkte konverterings-ADC'er, men dette kræver tilføjelse af subtraktorer-forstærkere. Hardwareomkostninger er lig med komparatorer for op-amp + subtraktor-forstærkere for op- amp. Med 8 bit (n=8) og 2 ADC'er (k=2) skal du bruge 30 komparatorer pr. op-amp og en subtraktor-forstærker pr. op-amp, det vil sige i alt 31 op-amp. To (k=2) eller flere underområdetrin anvendes. Med k=2 kaldes konverteren Half-Flash (Subranging) ADC . $k\cdot 2^{n/k}-1$ $k-1$
$k\cdot (2^{n/k}-1)$ $k-1$ $=k\cdot (2^{n/k}-1)+k-1$ $k\cdot (2^{8/2}-1)=$ $k-1=2-1=1$

I dagens applikationer, hvor der kræves samplinghastigheder på mere end 5 MSPS - 10 MSPS, dominerer arkitekturen af pipelinede subbånd ADC'er. Selvom flash-arkitekturen (alt-parallel) dominerede markedet for 8-bit video ADC IC i 1980'erne og begyndelsen af 1990'erne, erstatter den pipelinede arkitektur i stigende grad flash ADC'er i nutidens applikationer. Der er et par højeffekt galliumarsenid (GaAs) flash-konvertere med samplinghastigheder på mere end 1 GHz, men deres opløsning er begrænset til 6 eller 8 bit. Flash-konverteren er dog stadig en populær byggesten til ADC'er med høj opløsning.

Pipelined direkte konvertering ADC'er har deres oprindelse i sub-band arkitekturen, som først blev brugt i 1950'erne til at reducere antallet af komponenter og strømforbrug i flash tunnel diode og vakuumrør ADC'er.

I 1966 foreslog Kinniment et al. den recirkulerende ADC-arkitektur [7] . Denne arkitektur bruger en enkelt direkte konvertering underområde parallel ADC.

Fuldt serielle direkte konverterings ADC'er

All
-sekventiel direkte-konvertering ADC'er All-sekventiel direkte-konvertering ADC'er (k=n) er langsommere end parallelle direkte-konvertering ADC'er og lidt langsommere end parallel-serielle direkte-konvertering ADC'er. Reducer antallet af op-amps til , hvor n er antallet af bits af outputkoden, og k er antallet af direkte konverteringstrin (antallet af komparatorer). $n\cdot (2^{n/n}-1)+n-1=n\cdot (2^{1}-1)+n-1=2n-1$

Konverteringstiden for en direkte konvertering binær fuld seriel ADC er: n*t komparator +(n-1)*(t subtraktor-multiplikator +t analog switch )
$n\cdot t_{compar}+(n-1)\cdot (t_{sub-mult}+t_{key})=$
$=n\cdot t_{OA}+(n-1)\cdot (t_{OA}+t_{key})=$
${\displaystyle =(2n-1)\cdot t_{OA}+(n-1)\cdot t_{nøgle))$

For en 8-bit ADC med samplingsniveauer kræves 15 op-amps: 8 komparatorer pr. op-amp og 7 subtraktor-multiplikatorer med 2 pr. op-amp [8] . $2^{8}=255$

Ternær direkte konvertering Fuldt serielle ADC'er

Reducer antallet af op-ampere til , hvor n er antallet af outputkode-trit, og k er antallet af direkte konverteringstrin (antal ternære komparatorer ). For eksempel ville en 2-trit ADC med samplingniveauer [9] kræve 5 op-ampere: 2x2=4 op-ampere i 2 ternære komparatorer på 2 op-ampere hver og 1 subtraktor-multiplikator på 3 pr. En binær 3-bit ADC på de samme 5 operationsforstærkere indeholder 3 komparatorer pr. operationsforstærker og 2 subtraktor-multiplikatorer med 2 pr. operationsforstærker og har kun samplingsniveauer. $n\cdot (3^{n/n}-1)+n-1=n\cdot (3^{1}-1)+n-1=3n-1$
$3^{2}=9$ $2^{3}=8$

Konverteringstiden for en ternær direkte konvertering fuld-seriel ADC er: n*t komparator +(n-1)*(t subtraktor-multiplikator +t analog switch )
$n\cdot t_{compar}+(n-1)\cdot (t_{sub-mult}+t_{key})=$
${\displaystyle =(2n-1)\cdot t_{OA}+(n-1)\cdot t_{nøgle))$

Ved 5 DT:
Binær ADC- konverteringstid er: Ternær ADC-konverteringstid er: dvs. mindre end binær ADC.
${\displaystyle (2\cdot 3-1)\cdot t_{OA}+(3-1)\cdot t_{key}=5\cdot t_{OA}+2\cdot t_{key))$

${\displaystyle (2\cdot 2-1)\cdot t_{OA}+(2-1)\cdot t_{key}=3\cdot t_{OA}+t_{key))$
${\displaystyle 2\cdot t_{OA}+t_{nøgle))$

Ternære ADC'er af denne type er cirka 1,5 gange hurtigere end binære ADC'er af samme type, sammenlignelige med hensyn til antallet af niveauer og hardwareomkostninger [10] .

Det følger heraf, at ternære direkte konvertering fuldt parallelle ADC'er er hurtigere, mere nøjagtige og billigere end direkte konvertering binære fuldt parallelle ADC'er.

Se også

Noter

↑ Analoge enheder. ADC Architectures I: The Flash Converter af Walt Kester. Figur 4 . Dato for adgang: 18. januar 2018. Arkiveret fra originalen 27. januar 2018. (ubestemt)
↑ Analoge enheder. ADC Architectures I: The Flash Converter af Walt Kester. Figur 6 . Dato for adgang: 18. januar 2018. Arkiveret fra originalen 27. januar 2018. (ubestemt)
↑ Analoge enheder. ADC Architectures I: The Flash Converter af Walt Kester. Figur 7 . Dato for adgang: 18. januar 2018. Arkiveret fra originalen 27. januar 2018. (ubestemt)
↑ Analoge enheder. ADC Architectures I: The Flash Converter af Walt Kester. Figur 8 . Dato for adgang: 18. januar 2018. Arkiveret fra originalen 27. januar 2018. (ubestemt)
↑ Direkte konvertering ternær parallel ADC, 2-trit (link ikke tilgængeligt) . Dato for adgang: 19. januar 2018. Arkiveret fra originalen 19. januar 2018. (ubestemt)
↑ Analoge enheder. ADC Architectures V: Pipelined Subranging ADC'er af Walt Kester. . Hentet 20. januar 2018. Arkiveret fra originalen 27. januar 2018. (ubestemt)
↑ Analoge enheder. ADC Architectures V: Pipelined Subranging ADC'er af Walt Kester. Figur 12 . Hentet 20. januar 2018. Arkiveret fra originalen 27. januar 2018. (ubestemt)
↑ Direkte konvertering ADC, seriel, 3-bit Arkiveret 18. januar 2018 på Wayback Machine .
↑ Direct Conversion ADC, Fully Serial, 2-Tit Arkiveret 21. januar 2018 på Wayback Machine .
↑ Trinity 4-trit asynkron bipolær direkte konvertering seriel ADC. Version 6. Arkiveret fra originalen den 21. juli 2011.