Wishbone-bussen er en parallel computerbus til sammenkobling af moduler i et system-på-en-chip . Bussen er beskrevet i en åben specifikation og er meget brugt i open source digitale systemprojekter på OpenCores.org . [1] Dækket blev oprindeligt skabt af Silicore Corporation. Standarden tillader tilstedeværelsen af flere master-enheder i systemet samt forskellige topologier til tilslutning af moduler.
Generelle egenskaber:
Wishbone antager flere topologier til at forbinde moduler i et system. Blandt dem:
| Signal | Beskrivelse |
|---|---|
| CLK_I | Synkroniseringssignal. Alle datalæseoperationer foregår på den stigende flanke af dette signal. |
| RST_I | Synkron nulstilling. Når dette signal er højt, nulstilles interfacehukommelseselementerne til deres oprindelige tilstand. |
| ADR_O | Adressebus. Kan være 8, 16, 32 eller 64 bit. Bitdybden bestemmes af mængden af adresserbar hukommelse. |
| DAT_I, DAT_O | Databusser. Kan være 8, 16, 32 eller 64 bit. |
| WE_O | Mastermodulets styresignal, som bestemmer driftstypen med slavemodulet: læs (lav) eller skriv (høj). |
| SEL_O | Styrebussen, som bestemmer hvilke bytes der skal læses på databussen. |
| STB_O | Strobe operation. Slavegrænsefladen udfører kun operationer, når dette signal er sat højt. |
| ACK_I, ACK_O | Advarselssignal. Ved at sætte dette signal højt, bekræfter slaveenheden, at dataene er blevet læst eller skrevet. Masteren kan fjerne operationsstroben og fuldføre cyklussen eller fortsætte med den næste skrive-/læseoperation. |
| CYC_O | Advarselssignal. Ved at sætte dette signal højt, indikerer masteren, at en skrive- eller læsecyklus er begyndt med slaven. |
| TAGN_O, TAGN_I | Hjælpebusser, der for eksempel kan bruges til at sende paritetskarakterer eller andre styrekommandoer mellem master og slave. valgfrie signaler. |
| Computerbusser og interfaces | |
|---|---|
| Basale koncepter | |
| Processorer | |
| Indre | |
| bærbare computere | |
| Kører | |
| Periferi | |
| Udstyrsstyring | |
| Universel | |
| Video interfaces | |
| Indlejrede systemer | |