Liste over ARM-arkitekturer

Den aktuelle version af siden er endnu ikke blevet gennemgået af erfarne bidragydere og kan afvige væsentligt fra den version , der blev gennemgået den 16. oktober 2021; checks kræver 3 redigeringer .

Liste over ARM- familien af ​​processor- og mikrocontroller-mikroarkitekturer , udviklet af ARM Holdings og tredjepartsgrupper. Bestilles efter ARM instruktionssæt version.

ARM leverede en liste over firmaer, der selv implementerede ARM-arkitekturer [1] . Nogle oplysninger er også leveret af Keil [2] .

En liste over ARMs egne kerner er også offentliggjort på deres hjemmeside [3] .

ARM-kerner

Designet i ARM

ARM familie ARM arkitektur Nucleus Tilføjelser Caches (I/D), MMU Typisk MIPS @ MHz
ARM1 ARMv1 ARM1 Første implementering Ikke
ARM2 ARMv2 ARM2 MUL (multiply) instruktion blev tilføjet til ARMv2 Ikke 4 MIPS @ 8 MHz
0,33 DMIPS /MHz
ARMv2a ARM250 Integreret MEMC (MMU), GPU og I/O coprocessor. SWP- og SWPB-instruktioner tilføjet til ARMv2a (udveksling) Nej, MEMC1a 7 MIPS @ 12 MHz
ARM3 ARMv2a ARM3 Første integrerede cachehukommelse 4 KB samlet 12 MIPS @ 25 MHz
0,50 DMIPS/MHz
ARM6 ARMv3 ARM60 ARMv3 tilføjer understøttelse af 32-bit hukommelsesadressering (tidligere 26-bit) Ikke 10 MIPS @ 12 MHz
ARM600 Som i ARM60, desuden - cache og coprocessor bus (til FPA10 floating point-behandlingsenheden) 4 KB samlet 28 MIPS @ 33 MHz
ARM610 Som i ARM60, cache, ingen coprocessor bus 4 KB samlet 17 MIPS @ 20 MHz
0,65 DMIPS/MHz
ARM7 ARMv3 ARM700 8 KB samlet 40 MHz
ARM710 Ligesom ARM700, ingen coprocessor bus 8 KB samlet 40 MHz
ARM710a Ligesom ARM710 8 KB samlet 40 MHz 0,68 DMIPS
/MHz
ARM7TDMI ARMv4T ARM7TDMI(-S) 3-trins transportbånd, tommelfinger. ARMv4 forlod 26-bit adressering Ikke 15 MIPS @ 16,8 MHz
63 DMIPS @ 70 MHz
ARM710T Ligesom ARM7TDMI, har derudover en cache 8 KB, samlet, MMU 36 MIPS @ 40 MHz
ARM720T Ligesom ARM7TDMI, har en cache 8 KB, samlet, MMU (med FCSE - Fast Context Switch Extension ) 60 MIPS @ 59,8 MHz
ARM740T Ligesom ARM7TDMI, har en cache MPU
ARM7EJ ARMv5TEJ ARM7EJ-S 5 Stage Pipeline, Thumb, Jazelle DBX, Advanced DSP Instructions Ikke
ARM8 ARMv4 ARM810 [4] [5] 5-trins pipeline, statisk forgreningsprædiktor, fordobling af hukommelsesbåndbredde 8 KB, samlet, MMU 84 MIPS @ 72 MHz
1,16 DMIPS/MHz
ARM9 TDMI ARMv4T ARM9TDMI 5-trins transportbånd, tommelfinger Ikke
ARM920T Ligesom ARM9TDMI, caches 16 KB / 16 KB MMU med FCSE ( Fast Context Switch Extension ) [6] 200 MIPS @ 180 MHz
ARM922T Ligesom ARM9TDMI, caches 8 KB / 8 KB, MMU
ARM940T Ligesom ARM9TDMI, caches 4 KB / 4 KB MPU
ARM9E ARMv5TE ARM946E-S Tommelfinger, DSP, caches Forskellige, tæt koblede hukommelse (TCM), MPU
ARM966E-S Tommelfinger, DSP Uden TCM-cache og hukommelse
ARM968E-S Ligesom ARM966E-S Uden cache og TCM
ARMv5TEJ ARM926EJ-S Tommelfinger, Jazelle DBX, DSP Forskellige, TCM, MMU 220 MIPS @ 200 MHz
ARMv5TE ARM996HS Processor uden clockhastighed, resten er det samme som ARM966E-S Ingen cache, TCM, MPU
ARM10E ARMv5TE ARM1020E 6-trins pipeline, Thumb, DSP, (VFP) 32 KB / 32 KB MMU
ARM1022E Ligesom ARM1020E 16 KB / 16 KB, MMU
ARMv5TEJ ARM1026EJ-S Tommelfinger, Jazelle DBX, DSP, (VFP) Forskellige, MMU eller MPU
ARM11 ARMv6 ARM1136J(F)-S [7] 8-trins pipeline, SIMD , Thumb, Jazelle DBX, (VFP), DSP Forskellige, MMU 740 @ 532-665MHz (i.MX31 SoC), 400-528MHz
ARMv6T2 ARM1156T2(F)-S 8-trins pipeline, SIMD , Thumb-2, (VFP), DSP Forskellige, MPU
ARMv6Z ARM1176JZ(F)-S Ligesom ARM1136EJ(F)-S Diverse, MMU + TrustZone 965 DMIPS @ 772 MHz, op til 2600 DMIPS med 4 processorer [8]
ARMv6K ARM11MPCore Ligesom ARM1136EJ(F)-S, SMP med 1-4 kerner Forskellige, MMU
SecurCore ARMv6-M SC000 0,9 DMIPS/MHz
ARMv4T SC100
ARMv7-M SC300 1,25 DMIPS/MHz
Cortex-M ARMv6-M Cortex-M0 [9] Mikrocontrollerprofil, Thumb + Thumb-2 undersæt (BL, MRS, MSR, ISB, DSB, DMB), [10] hardwaremultiplikation, valgfri systemtimer og bit-banding-hukommelse Valgfri cache, ingen TCM, ingen MPU 0,84 DMIPS/MHz
Cortex-M0+ [11] Mikrocontroller, undersæt af Thumb and Thumb-2 (BL, MRS, MSR, ISB, DSB, DMB), [10] hardwaremultiplikation, valgfri systemtimer og bit-banding-hukommelse Valgfri cache, ingen TCM, valgfri 8 region MPU 0,93 DMIPS/MHz
Cortex-M1 [12] Mikrocontroller, undersæt af Thumb and Thumb-2 (BL, MRS, MSR, ISB, DSB, DMB), [10] hardwaremultiplikator, SVC-option/bank for stak-pointer, valgfri systemtimer, ingen "bit-banding"-hukommelse Valgfri cache, 0-1024 KB I-TCM, 0-1024 KB D-TCM, ingen MPU 136 DMIPS @ 170 MHz [13] (0,8 DMIPS/MHz FPGA-afhængig) [14]
ARMv7-M Cortex-M3 [15] Mikrocontroller, Thumb / Thumb-2, hardware multiplikation og division, valgfri bit-banding hukommelse Valgfri cache, ingen TCM, valgfri 8 region MPU 1,25 DMIPS/MHz
ARMv7E-M Cortex-M4 [16] Mikrocontroller, Thumb / Thumb-2 / DSP / valgfri FPv4 udvidelse til enkelt præcision, hardware multiplikation og division, valgfri bit-banding hukommelse Valgfri cache, ingen TCM, valgfri 8 region MPU 1,25 DMIPS/MHz (1,27 med FPU FPv4)
ARMv7E-M Cortex-M7 [17] Mikrocontroller, Thumb / Thumb-2 / DSP / valgfri enkelt og dobbelt præcision FPU, hardware multiplikation og division 0-64 KB I-cache, 0-64 KB D-cache, 0-16 MB I-TCM, 0-16 MB D-TCM (alle med valgfri ECC), valgfri 8 eller 16 region MPU 2,14 DMIPS/MHz
ARMv8-M baseline Cortex-M23 ARM TrustZone 0,98 DMIPS/MHz

2,5 CoreMark /MHz

ARMv8-M hovedlinje Cortex-M33 ARM TrustZone 1,5 DMIPS/MHz

3,86 CoreMark/MHz

Cortex-R ARMv7-R Cortex-R4 [18] Realtidsprofil, Thumb / Thumb-2 / DSP / valgfri VFPv3 FPU, hardwaremultiplikation og valgfri division, valgfri paritet og ECC for interne busser, cache, TCM, 8-trins pipeline, to kerner i lockstep-tilstand med fejlhåndteringslogik 0-64 KB / 0-64 KB, 0-2 af 0-8 MB TCM, valgfri 8 eller 12 MPU
Cortex-R5 (MPCore) [19] Realtidsprofil, Thumb / Thumb-2 / DSP / valgfri VFPv3 FPU, hardwaremultiplikation og valgfri division, valgfri paritet og ECC for interne busser, cache, TCM, 8-trins pipeline, to kerner i lockstep-tilstand med fejlhåndteringslogik. Eventuelt kan to kerner fungere som uafhængige. Low Latency Peripheral Port (LLPP), Accelerator Coherence Port (ACP) [20] 0-64 KB / 0-64 KB, 0-2 af 0-8 MB TCM, opt. MPU på 12 eller 16
Cortex-R7 (MPCore) [21] Realtidsprofil, Thumb / Thumb-2 / DSP / valgfri VFPv3 FPU, hardwaremultiplikation og valgfri division, valgfri paritet og ECC for interne busser, cache, TCM, 11-trins pipeline, to kerner i lockstep-tilstand med fejlhåndteringslogik. Kerner ude af drift, med dynamisk registeromdøbning. Eventuelt kan to kerner fungere som uafhængige. Low Latency Peripheral Port (LLPP), Accelerator Coherence Port (ACP) [20] 0-64 KB / 0-64 KB, ? fra 0-128 KB TCM, opt. MPU på 16
Cortex-A ARMv7-A Cortex-A5 [22] Applikationsprofil, ARM / Thumb / Thumb-2 / DSP / SIMD / valgfri VFPv4-D16 FPU / valgfri NEON / Jazelle RCT og DBX, 1-4 kerne, valgfri MPCore, SCU, snoop kontrolenhed, General Interrupt Controller (GIC), Accelerator Coherence Port (ACP) 4-64 KB / 4-64 KB L1, MMU + TrustZone 1,57 DMIPS/MHz per kerne
Cortex-A7 MPCore [23] Applikationsprofil, ARM / Thumb / Thumb-2 / DSP / VFPv4-D16 FPU / NEON / Jazelle RCT og DBX / hardwarevirtualisering, bestillingsudførelse, superskalar, SMP til 1-4 kerner, Large Physical Address Extensions (LPAE), Snooping Control Unit (SCU), General Interrupt Controller (GIC), Accelerator Coherence Port (ACP). Arkitekturen og udvidelsessættet er det samme som Cortex-A15. 8-10 trin i en pipeline, reduceret strømforbrug [24] 32 KB / 32 KB L1, 0-4 MB L2, MMU + TrustZone 1,9 DMIPS/MHz per kerne
Cortex-A8 [25] Applikationsprofil, ARM / Thumb / Thumb-2 / VFPv3 FPU / NEON / Jazelle RCT og DAC, 13-trins superskalar 16-32 KB / 16-32 KB L1, 0-1 MB L2 opt. ECC, MMU + TrustZone op til 2000 (2,0 DMIPS/MHz fra 600 MHz til over 1 GHz )
Cortex-A9 MPCore [26] Applikationsprofil, ARM / Thumb / Thumb-2 / DSP / valgfri VFPv3 FPU / valgfri NEON / Jazelle RCT og DBX, ude af drift med spekulativ, superskalar, SMP til 1-4 kerner, kontrolenheds snooping (SCU), fælles interrupt controller (GIC), accelerator kohærens port (ACP). 16-64 KB / 16-64 KB L1, 0-8 MB L2 opt. paritet, MMU + TrustZone 2,5 DMIPS/MHz pr. kerne, 10.000 DMIPS @ 2 GHz på TSMC 40G -procesteknologi (to kerner)
Cortex-A12 [27] fusionerede senere med A17 Applikationsprofil, ARM / Thumb-2 / DSP / VFPv4 FPU / NEON / hardwarevirtualisering, spekulativ eksekvering i uorden, superskalar, 1-4 core SMP, Large Physical Address Extensions (LPAE), snoop-kontrolenhed (SCU), controller common interrupts (GIC), accelerator coherence port (ACP). 32-64KB/32KB L1, 256KB-8MB L2 3,0 DMIPS/MHz per kerne
Cortex-A15 MPCore [28] Applikationsprofil, ARM / Thumb / Thumb-2 / DSP / VFPv4 FPU / NEON / heltalsdivision / MAC (kombineret multiplicer-add) / Jazelle RCT / hardwarevirtualisering, ude af orden spekulativ udførelse, superskalar, SMP for 1-4 kerner, Large Physical Address Extensions (LPAE), Snooping Control Unit (SCU), General Interrupt Controller (GIC), Accelerator Coherence Port (ACP). 15-24 trins rørledning [24] 32 KB paritet / 32 KB ECC L1, 0-4 MB L2 ECC, MMU + TrustZone Mindst 3,5 DMIPS/MHz pr. kerne (op til 4,01 DMIPS/MHz afhængig af implementering) [29]
Cortex-A17MPCore Applikationsprofil, ARM / Thumb / Thumb-2 / DSP / VFPv4 FPU / NEON / heltalsdivision / MAC (kombineret multiplicer-add) / Jazelle RCT / hardwarevirtualisering, ude af orden spekulativ udførelse, superskalar, SMP for 1-4 kerner, Large Physical Address Extensions (LPAE), Snooping Control Unit (SCU), General Interrupt Controller (GIC), Accelerator Coherence Port (ACP). MMU + TrustZone
Cortex-A50 ARMv8-A Cortex-A53 [30] Applikationsprofil, AArch32 og AArch64, SMP for 1-4 kerner, Trustzone, forbedret NEON SIMD, VFPv4, hardwarevirtualisering, kørsel op til to instruktioner pr. cyklus, udførelse af pipeline i rækkefølge 8-64 KB paritet / 8-64 KB ECC L1 pr. kerne, 128 KB-2 MB delt L2, 40-bit fysiske adresser 2,3 DMIPS/MHz
Cortex-A57 [31] Applikationsprofil, AArch32 og AArch64, SMP 1-4 kerner, Trustzone, forbedret NEON SIMD, VFPv4, hardwarevirtualisering, multi-instruktions looping, dyb ude af ordre eksekvering 48 KB dobbelt paritet (DED) / 32 KB L1 med ECC pr. kerne, 512 KB-2 MB delt L2, 44-bit fysik. adresser Mindst 4,1 DMIPS/MHz pr. kerne (op til 4,76 DMIPS/MHz afhængig af implementering)
Cortex-A72 [32]
ARM familie ARM arkitektur Nucleus Tilføjelser Caches (I/D), MMU Typisk MIPS @ MHz

Udviklinger fra andre grupper

Udviklet af tredjeparter, der havde en arkitektonisk licens fra ARM, der tillod implementering af proprietære instruktioner.

Familie Kommandosæt mikroarkitektur Forlænger sæt Cache I/D), MMU Typisk Typisk MIPS @ MHz
StærkARM ARMv4 SA-110 5 trins transportør 16 KB / 16 KB, MMU 100-206 MHz 1,0 DMIPS
/MHz
SA-1100 SA-110 udvikling 16 KB / 8 KB, MMU
Faraday [33] ARMv4 FA510 6-trins transportør Op til 32 KB / 32 KB cache, MPU 1,26 DMIPS/MHz
100-200 MHz
FA526 Op til 32 KB / 32 KB cache, MMU 1,26 MIPS/MHz
166-300 MHz
FA626 8-trins transportør 32 KB / 32 KB cache, MMU 1,35 DMIPS/MHz
500MHz
ARMv5TE FA606TE 5 trins transportør Ingen cache, ingen MMU 1,22 DMIPS/MHz
200MHz
FA626TE 8-trins transportør 32 KB / 32 KB cache, MMU 1,43 MIPS/MHz
800MHz
FMP626TE 8-trins rørledning, SMP 1,43 MIPS/MHz
500MHz
FA726TE 13-trins pipeline, der kører to instruktioner pr. ur 2,4 DMIPS/MHz
1000MHz
Xscale ARMv5TE Xscale 7-trins pipeline, Thumb, DSP 32 KB / 32 KB MMU 133-400 MHz
Bulverde Valgfrit: W MMX-udvidelser , Wireless SpeedStep 32 KB / 32 KB MMU 312-624 MHz
Monahans [34] Valgfrit: WMMX2-udvidelse 32 KB / 32 KB (L1), valgfri L2-cache op til 512 KB, MMU Op til 1,25 GHz
Marvell Sheeva ARMv5 Feroceon 5-8 pipeline-trin, der kører én instruktion pr. cyklus 16 KB / 16 KB, MMU 600-2000 MHz
Jolteon 5-8 rørledningstrin, der kører to instruktioner pr. cyklus 32 KB / 32 KB MMU
PJ1 (Mohawk) 5-8 pipeline-trin, kører to instruktioner pr. cyklus, WMMX2 32 KB / 32 KB MMU 1,46 DMIPS/MHz
1,06 GHz
ARMv6 / ARMv7-A PJ4 6-9 pipeline-trin, der kører to instruktioner pr. cyklus, WMMX2, SMP 32 KB / 32 KB MMU 2,41 DMIPS/MHz
1,6 GHz
snapdragon ARMv7-A Skorpion [35] 1 eller 2 kerner. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv3 FPU / NEON (128-bit bred) 256 KB L2 per kerne 2,1 DMIPS/MHz per kerne
[ 35] 1, 2 eller 4 kerner. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv4 FPU / NEON (128-bit bred) 4 KB / 4 KB L0, 16 KB / 16 KB L1, 512 KB L2 pr. kerne 3,3 DMIPS/MHz per kerne
Apple A6 ,
Apple A6X 		ARMv7-A Swift [36] 2 kerner. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv4 FPU / NEON L1: 32KB / 32KB, L2: 1MB 3,5 DMIPS/MHz per kerne
Apple A7 ARMv8-A Cyklon 2 kerner. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv4 FPU / NEON / TrustZone / AArch64 L1: 64 KB / 64 KB, L2: 1 MB 1,3 GHz
Apple A8 ARMv8-A Cyklon 2 kerner. ARM / Thumb / Thumb-2 / DSP / SIMD / VFPv4 FPU / NEON / TrustZone / AArch64 L1: (n/a); KB, L2: (n/a); MB 1,4 GHz
X Gene ARMv8-A X Gene 64-bit, køre op til 4 instruktioner pr. cyklus, SMP, 64 kerner [37] cache, MMU, virtualisering 3 GHz
Denver ARMv8-A Denver 64-bit, 2 SMP-kerner, hardware-dekoder op til 2 instruktioner pr. cyklus eller dynamisk software-genkompilering til brede instruktioner 128 KB I / 64 KB D op til 2,5 GHz
ThunderX ARMv8-A ThunderX 64-bit, 2 modeller: 8-16 eller 24-48 kerner (2 chips kan kombineres) Op til 2,5 GHz

Se også

Noter

  1. ↑ Linjekort (PDF)  (utilgængeligt link) (2003). Dato for adgang: 6. januar 2011. Arkiveret fra originalen 5. juni 2011.
  2. ↑ ARM Ltd og ARM Germany GmbH. Enhedsdatabase . Keil. Hentet: 6. januar 2011.
  3. ↑ Processorer . ARM (2011). Hentet: 6. januar 2011.
  4. ↑ ARM Holdings (7. august 1996), ARM810 – Dancing to the Beat of a Different Drum , Hot Chips , < http://www.dlhoffman.com/publiclibrary/software/hot_chips_papers/hc96/hc8_pdf/4.1.pdf > . Hentet 21. september 2013. Arkiveret 23. september 2015 på Wayback Machine 
  5. ↑ VLSI Technology Sender nu ARM810 , EE Times  (26. august 1996). Hentet 21. september 2013.
  6. ↑ Register 13, FCSE PID register ARM920T Technical Reference Manual
  7. ↑ ARM1136J(F)-S - ARM-processor . arm.com. Hentet 18. april 2009. Arkiveret fra originalen 21. marts 2009.
  8. ↑ ARM11-processorfamilie . ARM. Hentet: 12. december 2010.
  9. ↑ Cortex-M0 Specifikationsoversigt; ARM Holdings.
  10. ↑ 1 2 3 Cortex-M0/M0+/M1 Instruktionssæt; A.R.M. Holding. (utilgængeligt link) . Hentet 14. oktober 2014. Arkiveret fra originalen 18. april 2013. 
  11. ↑ Cortex-M0+ Specifikationsoversigt; ARM Holdings.
  12. ↑ Cortex-M1 Specifikationsoversigt; ARM Holdings.
  13. ↑ ARM Holdings (19. marts 2007). ARM udvider Cortex-familien med første processor optimeret til FPGA . Pressemeddelelse . Hentet 11. april 2007 .
  14. ↑ ARM Cortex-M1 . ARM produkt hjemmeside. Hentet 11. april 2007.
  15. ↑ Cortex-M3 Specifikationsoversigt; ARM Holdings.
  16. ↑ Cortex-M4 Specifikationsoversigt; ARM Holdings.
  17. ↑ Cortex-M7 Specifikationsoversigt; ARM Holdings.
  18. ↑ Cortex-R4 Specifikationsoversigt; ARM Holdings. (utilgængeligt link) . Hentet 14. oktober 2014. Arkiveret fra originalen 7. juli 2011. 
  19. ↑ Cortex-R5 Specifikationsoversigt; ARM Holdings. (utilgængeligt link) . Hentet 14. oktober 2014. Arkiveret fra originalen 6. juli 2012. 
  20. ↑ 1 2 Cortex-R5 & Cortex-R7 pressemeddelelse; ARM Holdings; 31. januar 2011.
  21. ↑ Cortex-R7 Specifikationsoversigt; ARM Holdings.
  22. ↑ Cortex-A5 Specifikationsoversigt; ARM Holdings.
  23. ↑ Cortex-A7 Specifikationsoversigt; ARM Holdings.
  24. ↑ 1 2 Dybt inde i ARMs nye Intel-morder , The Register (20. oktober 2011).
  25. ↑ Cortex-A8 Specifikationsoversigt; ARM Holdings.
  26. ↑ Cortex-A9 Specifikationsoversigt; ARM Holdings.
  27. ↑ Cortex-A12 Resumé; ARM Holdings. Arkiveret fra originalen den 7. juni 2013.
  28. ↑ Cortex-A15 Specifikationsoversigt; ARM Holdings.
  29. ↑ Eksklusivt: ARM Cortex-A15 "40 Per Cent" hurtigere end Cortex-A9 // ITProPortal.com
  30. ↑ Cortex-A53-processor . ARM Holdings . Hentet: 13. oktober 2012.
  31. ↑ Cortex-A57-processor . ARM Holdings . Hentet: 13. oktober 2012.
  32. ↑ Cortex-A72-processor . ARM Holdings . Hentet: 13. marts 2016.
  33. ↑ [1]  (downlink)
  34. ↑ 3rd Generation Intel XScale Microarchitecture: Developer's Manual . download.intel.com . Intel (maj 2007). Hentet: 2. december 2010.
  35. ↑ 1 2 Qualcomms nye Snapdragon S4: MSM8960 & Krait Architecture Explored; anandtech.
  36. ↑ Lal Shimpi, Anand iPhone 5's A6 SoC: Ikke A15 eller A9, en tilpasset Apple-kerne i stedet . AnandTech (15. september 2012). Hentet: 15. september 2012.
  37. ↑ AppliedMicros 64-kerne-chip kunne udløse ARM-kernekrig | PC verden

Litteratur