Asynkron logik

Den aktuelle version af siden er endnu ikke blevet gennemgået af erfarne bidragydere og kan afvige væsentligt fra den version , der blev gennemgået den 21. december 2021; checks kræver 54 redigeringer .

Asynkron logik er en slags interaktion mellem logiske elementer i digitale enheder . Den adskiller sig fra synkron ved, at dens elementer virker asynkront og ikke adlyder den globale urgenerator .

Beskrivelse

Asynkrone kredsløb styres af to signaler: en anmodning , som udsendes, efter at indgangene er indstillet, og et svar . Med hensyn til et par af disse signaler er den transiente proces i et asynkront kredsløb modelleret af et forsinkelseselement , hvis værdi er begrænset og ukendt på forhånd. I synkrone kredsløb maskeres anomalier i dynamisk adfærd (konkurrencer og risici) ved hjælp af en urgenerator. For at bekæmpe anomalier i asynkrone kredsløb bruges indikationsmekanismen [1] , som fikserer tidspunkterne for afslutningen af transiente processer. Beredskabet af indikationssignalerne bestemmes af værdierne af reelle forsinkelser, som kan variere og afhænge af kredsløbets driftsbetingelser (for eksempel temperatur). Fysisk kan indikatoren for slutningen af transiente processer i kredsløbet være fraværende, så spilles dens rolle af specielle selvsynkrone koder [2] [3] . Sammenlignet med synkrone kredsløb indeholder asynkrone kredsløb generelt flere logiske elementer. De vigtigste fordele ved asynkrone kredsløb sammenlignet med synkrone er [4] [5] :

stabil drift - ingen fejl under eventuelle driftsforhold;
sikker drift - stop i det øjeblik, der opstår en funktionsfejl i ethvert element;
fraværet af perioder med tvungen nedetid i forventning om den næste synkroniseringsimpuls.

Synkrone kredsløb af næsten ethvert kompleksitetsniveau kan implementeres på relativt billige FPGA'er . Tværtimod stiller strengt selvsynkrone kredsløb meget strenge krav til den interne struktur af FPGA'en [6] [7] og praktisk talt den eneste løsning er at fremstille FPGA'en på bestilling [8] [9] [10] [11] . Det er dog værd at bemærke forsøgene på at implementere asynkrone kredsløb på bipolær ROM [12] [13] , standard PAL (CPLD) [14] [15] og FPGA [16] [17] [18] . Da standard FPGA'er er synkrone enheder, er det relativt nemt at bygge latensmatchede kredsløb [19] [20] [21] og, endnu sværere, lokalt synkrone (GALS) kredsløb [22] på dem . De fleste standard FPGA'er mangler midlerne til at implementere arbiters. En måde at komme uden om denne begrænsning er præsenteret i [16] . I artiklen [17] foreslås det for at implementere et strengt selvsynkront kredsløb at modificere Atmel AT40K FPGA med en meget fin enhedscellestørrelse (finkornet) [23] [24] .

Generelle bemærkninger

Ved design af digitale enheder er det sædvanligt at adskille betjenings- og kontrolblokkene funktionelt. Operationsblokken er ansvarlig for databehandlingen (datasti [26] [27] ) og modtager kommandoer fra kontrolblokken (kontrolsti). I mange henseender er en sådan opdeling ret vilkårlig [4] . Nogle enheder, såsom den asynkrone bus, ringgrænseflade, hierarkisk arbiter og modulo n-tæller, udfører lidt eller ingen databehandling, men har komplekse kontrolalgoritmer. Andre enheder, såsom en asynkron registerbank eller en parallel n-bit ALU, er designet til intensiv databehandling, men deres kontrol er ret enkel.
Asynkrone kredsløb, som alle kredsløb med hukommelse, kræver specifikation af startbetingelser. I praksis gøres dette ved at påføre en kort nulstillingsimpuls med den passende polaritet til lagerelementerne. Se [28] for detaljer .
For at asynkrone ordninger skal fungere korrekt, er det nødvendigt at indstille det eksterne miljøs adfærd. Et skema, der er ikke-distributivt for et miljø, kan være distributivt for et andet, sekventielt for et tredje og ikke-semi-modulært for et fjerde.

Modeller og klassificering af asynkrone kredsløb

Et asynkront skema kan betragtes som en hardwareimplementering af et parallelt distribueret program [4] . For at udføre et sådant program i tide er der normalt behov for en eller anden mekanisme, mens et asynkront skema ikke har brug for denne mekanisme. Analoger af operatører og kommandoer i det asynkrone skema er logiske elementer, triggere eller komplekse hierarkiske moduler. Rollen af de data, der udveksles mellem kredsløbselementer, spilles af signalomskiftning. Således er alle hændelser i ordningsniveauet tidsbestemt gennem årsag-virkning-sammenhænge. Den af udvikleren indstillede rækkefølge skal lagres i skemaet, dvs. faktisk genereres, hvilket i sidste ende sikrer den korrekte funktion. Generelt er klassificeringen af selvtidsindstillede kredsløb ret kompleks og tvetydig [1] [34] . Der er dog mindst to ret generelle modeller af sådanne kredsløb med forskellige antagelser om forsinkelsen i elementerne, ledningerne og deres forbindelser [35] [36] :

Delay bounded model ( Huffman model [37] ), som antager den maksimale signaludbredelsesforsinkelse i kredsløbet (worst case). For at bygge sådanne kredsløb skal du indføre en forsinkelse i feedbacksløjfen eller bruge lokal synkronisering. Kredsløb bygget i overensstemmelse med Huffman-modellen er således ikke strengt selvsynkrone. Et eksempel på brugen af Huffman-modellen er forskellige varianter af mikropipelines ( mikropipelines ) med en afstemt forsinkelse [38] [39] [40] [41] . Generelt er ikke-Huffman-modeller modeller, der bruger dynamiske specifikationssprog til formel analyse eller syntese. Det er svært at forestille sig at betjene enheder på denne måde.
Ubegrænset forsinkelse til forgreningspunktmodel ( Muller model [42] [43] [44] ), som antager, at forskellen i trådforsinkelse efter forgrening er mindre end minimumselementforsinkelsen. Ordninger bygget i overensstemmelse med Muller-modellen er opdelt i flere klasser:
- kredsløb, der ikke afhænger af hastighed ( hastighedsuafhængige, SI-kredsløb );
- semi-modulære eller/og distributionssystemer ;
- kvasi-forsinkelses-ufølsomme, QDI- kredsløb .

Distributive skemaer er en undergruppe af semimodulære skemaer, som igen er en undergruppe af SI-skemaer. I praksis svarer SI-skemaklassen til QDI-klassen. Teorien og metoderne til at designe QDI-kredsløb er veludviklede, og derfor er sådanne kredsløb de mest populære til implementering.

Komplekse asynkrone systemer kan ikke entydigt repræsenteres af hverken Huffman-modellen eller Muller-modellen. Sådanne systemer kan bygges som asynkrone tilstandsmaskiner [45] [46] eller, i meget stor skala, som asynkrone mikroprocessorsæt [47] [48] ved hjælp af mikroprogramstyring [49] [50] [51] [52] . Sådanne sæt er repræsenteret af serierne K587 [53] [54] , K588 [55] og K1883 (U83x i DDR ) [56] . Det er tilrådeligt at begynde at lære, hvordan man designer komplekse sekventielle selv-timede kredsløb ved at implementere en simpel enkelt-bit MC14500B processor og kombinere sådanne processorer i en computerstruktur [57] .

Stærk (AND) og svag (ELLER) konditionering

På et intuitivt niveau er kausalitet i asynkrone kredsløb afhængigheden af rækkefølgen af udseende af udgangssignaler på rækkefølgen af forekomst af inputsignaler. Denne afhængighed kan være stærk (AND) og svag (OR), hvilket svarer til ordninger med fuld indikation (fuld indikation) og tidlig evaluering (tidlig evaluering) [58] .

Antag, at en begivenhed har to årsager: og . And-conditioning forudsætter, at begge begivenheder skal finde sted, før begivenheden kan forekomme . I tilfælde af AND går hver årsag således stærkt forud for resultatet. En analog af sådan adfærd i sociologi er kollektivisme og partnerskab. I tilfælde af ELLER-konditionering kan en hændelse opstå efter en af hændelserne eller har fundet sted (sund individualisme). $x_{1}$ $x_{2}$ $x_{1}$ $x_{2}$ $y$ $z$ $x_{1}$ $x_{2}$

I OR-tilfældet opstår resultatet således, hvis mindst én hændelse fra sættet af svage årsager er indtruffet. For at bestemme, hvordan en begivenhed opfører sig, efter at begge dens svage årsager er opstået, introduceres begreberne fælles og inkompatibel konditionering [59] [60] (henholdsvis kontrolleret og ukontrolleret individualisme). For to indgangssignaler modelleres I-konditionering ved hjælp af en hysterese-trigger (G-trigger, Muller C-element ) givet af ligningen . Den fælles OR-betingelsesmodel er et inkluderende OR-element (inklusive OR, EDLINCOR) [61] , som bruger outputtet fra en hysterese-trigger og er givet af ligningen . Den fuldstændigt inkonsistente OR-konditioneringsmodel er et arbiter-baseret skema. $z$ $x_{1}$ $x_{2}$ ${\displaystyle y_{n}=x_{1}\cdot x_{2}+(x_{1}+x_{2})\cdot y_{n-1))$ $y_{n}$ ${\displaystyle z_{n}=x_{1}\cdot x_{2}+(x_{1}+x_{2})\cdot {\overline {y_{n))))$

Overvej et asynkront kredsløb, der har et ELLER-element med to indgange (AND-element med to indgange). I blanking-fasen sættes kode 00 ved indgangen af OR-elementet, og kode 11 indstilles ved indgangen af AND-elementet . I driftsfasen vil indgangene skifte til 1 (0) én efter én . Det er nødvendigt at angive begge disse ændringer, men i tilfælde af ELLER-konditionering vil processen udvikle sig langs et input, og så er det andet input angivet et sted. Med andre ord begynder processen at forgrene sig ved den første inputændring, uden at vente på den anden, dvs. uden synkronisering med det andet signal. Jo flere sådanne elementer, jo større er paralleliteten i kredsløbet. Synkronisering af input er mulig, men ikke ønskelig, da det ville være en anden proces med mindre parallelitet.

Der er to hovedmetoder til modellering af ELLER-konditionering på Petri-net (eller STG'er). En måde er at bevæge sig væk fra den eksplicitte repræsentation af parallelisme på niveauet af Petri-net-overgange til niveauet af såkaldt interleaving-semantik (dvs. med valg på spor) - samtidig med at Petri-nettets 1-sikkerhed bevares. En anden måde er at beholde den eksplicitte repræsentation af parallelisme, men i dette tilfælde bliver Petri-nettet ikke 1-sikkert [60] . Således beskrives OR-konditionering enten af et usikkert, men stabilt Petri-net, eller et sikkert, men ustabilt.

Begge typer konditionering fører til semi-modulære ordninger. Men i tilfælde af AND-konditionering er disse ordninger distributive, og i tilfælde af OR er de ikke-distributive. Distributive skemaer kan bygges ud fra elementer af kun én type (for eksempel NAND eller NOR), mens ikke-distributive kræver brug af begge typer elementer. I tilfælde af et usikkert, men stabilt Petri-net, er det også nødvendigt at forholde sig til akkumuleringen af punkter ved OR-kausalitetens toppunkter. DIMS- og NCL-metoderne har ligesom alle andre fuldindikationsmetoder alle fordele og ulemper ved OG-konditionering. Signalovergangsgrafer giver i deres enkleste form også en fuldstændig indikation. Ændringsdiagrammer giver dig mulighed for at modellere både AND og fælles ELLER-konditionering, men kan ikke direkte repræsentere processer med konflikter eller valg.

Forbindelsesteoremet for semimodulære kredsløb

Lad kredsløbene og være semi- modulære med hensyn til henholdsvis tilstande og , og være output fra kredsløbets inverter . Lad os åbne kredsløbsknuden , så der dannes et input og et output . Antag, at blandt de tilstande, som kredsløbene og fra og kan gå til, er der dem, og hvor værdien af signalet ved inverterens indgang og udgang falder sammen med og med hhv. Vi fjerner inverteren fra kredsløbet, så der dannes en input og en output . Forbind med og med . Det kan argumenteres for, at den resulterende ordning er semi-modulær i forhold til staten . Et intuitivt bevis for sætningen er givet i [1] . Et strengt matematisk bevis kan findes i [31] . Det er vigtigt at bemærke, at forbindelsen af to kredsløb ifølge sætningen kræver opfyldelse af to betingelser: 1) der skal være en inverter i et af kredsløbene og 2) tilstedeværelsen af tilstande og . Disse betingelser er ikke altid opfyldt, og derfor kan ingen semi-modulære kredsløb kombineres til ét. En generalisering af teoremet for mildere forhold er givet i [2] . Et særligt tilfælde af at bruge teoremet er at øge hastigheden af tællere med sekventiel overføring [62] [63] [64] [65] . I det generelle tilfælde giver anvendelsen af teoremet et kvalitativt nyt kredsløb fra kendte komponenter, for eksempel en pipeline på G-flip-flops + en statisk flip-flop = et asynkront skifteregister. $EN$ $B$ $-en$ $b$ $jeg$ $B$ $j$ $EN$ $j_{1}$ $j_0$ $EN$ $B$ $-en$ $b$ $en'$ $b'$ $j_{1}$ $j_0$ $B$ $i_1$ $i_{0}$ $i_{0}$ $j_{1}$ $j_0$ $i_1$ $[a',b']$ $en'$ $b'$

To-tråds kommunikationslinje

Simple synkrone kredsløb kan sammenkobles næsten uden problemer. Hvis der ikke er nogen kritiske signalløb i det resulterende komplekse kredsløb, vil det være operativt. Forbindelsen af asynkrone kredsløb er meget mere kompliceret; i det resulterende komplekse kredsløb kan egenskaben ved asynkron gå tabt. Resultatet af dette vil være et stop for arbejdet eller omvendt generering af et udbrud af pulser. Hvis du ikke overvejer den fælles ledning, føres ursignalet til det synkrone kredsløb gennem en ledning. Det er også muligt at forbinde asynkrone kredsløb med én ledning [66] , men til dette skal du bruge en speciel seriel selvsynkron kode. Sammenlignet med parallel kode betyder det langsommere ydeevne og ekstra hardwareomkostninger. For at forbedre ydeevnen kan du repræsentere separatoren (spaceren) med det tredje niveau af signalet [67] [68] . Dette gør det også muligt at reducere antallet af ledninger (hvis der ikke er mere end to metalliseringslag), men det tillader ikke at skifte linjer fra forskellige mastere til forskellige performere, det vil sige, det er ikke egnet til busstrukturer. Da der bruges 7-14 lag af metallisering i moderne teknologier, giver det ingen mening at spare på ledninger på denne måde. De to ledninger tillader brugen af en to-faset [69] [70] [71] kommunikationsprotokol. Denne tilgang blev først brugt af D. E. Maller til at bygge en strengt selvsynkron mikropipeline [70] . Tæt på denne metode er Delay Insensitive Minterm Synthesis (DIMS) [72] . Null Convention Logic (NCL)-metoden [73] er også beregnet til syntese af strengt selvsynkrone mikropipelines. I modsætning til DIMS, som bruger C-elementer, bruger NCL multi-input G-flip-flops kaldet tærskelelementer og en selv-timet M-of-N-kode. I nogle tilfælde giver dette dig mulighed for at bygge enklere kredsløb. Bemærk, at på grund af brugen af G-flip-flops implementerer DIMS- og NCL-mikrorørledningerne kun I-konditionering [74] . Nogle måder at bygge mikropipelines på med OR-betingelser er diskuteret i [75] [76] . Strengt selvsynkrone mikropipeline-kredsløb kan også syntetiseres ved kompilering af programmer fra sprog på højt niveau. Det må dog forventes, at de på denne måde opnåede ordninger ikke vil være optimale. For eksempel er adderen syntetiseret i [77] mere kompliceret end den foreslåede i [78] .

Asynkrone primitiver

Ideen om at bruge primitiver til at bygge et asynkront kredsløb ligner ideen om en konstruktør. Detaljerne for en sådan konstruktør bør være så generiske som muligt [4] . Som regel er de beskrevet af fragmenter af stabile og sikre petrinet [79] [44] . De mest berømte asynkrone primitiver er:

Bufferregister

Først foreslået i [70] under navnet double-line delay (se også [71] [1] ) og er bedst kendt som svag tilstand halv buffer, WCHB [80] .

Cell of David

Opkaldt efter den franske ingeniør René David, som først foreslog det [81] . Transistorimplementeringen af cellen kaldes one place buffer , hvis generaliseringer er diskuteret i [1] [2] [3] [49] [82] [83] [84] .

Re-entry-ordning

Det blev først foreslået i [1] og forbedret i [2] . Sidstnævnte mulighed er diskuteret i [3] og er kendt som multiple use circuit , D-element , Q-element [87] og S-element [30] [88] .

Tællende trigger

Også kaldet toggle er en frekvensdeler med to, som sikrer fuldførelsen af transienter. Tidlige versioner af toggle baseret på inverterede input findes i [31] [94] [95] [96] . Overgangsdiagrammet for kredsløbet [94] er vist i fig. 5,31 i [2] . Forsinkelsen af input-inverterne i alle disse skemaer antages at være nul, og enten XOR-elementet eller XNOR-elementet tjener som indikator. En variant af skifte ved hjælp af dobbelte porte 1AND-2OR-NOT og 1OR-2AND-NOT er givet i [97] . Bemærk, at en sådan implementering har været kendt i det mindste siden 1971 [98] . En anden variant af toggle ved hjælp af de samme elementer og to invertere er foreslået i [99] og diskuteret i detaljer i [100] . Implementeringen af kun toggle på NAND (ELLER-NOT) elementer [1] [2] kaldes nogle gange Harvard-triggeren og har været kendt siden mindst 1964 [101] . Kompakte statiske Harvard CMOS flip-flop kredsløb er angivet i [102] [103] [104] , og et kredsløb med belastningsmodstande i [105] . Det dynamiske skema for tælleudløseren, hvor den tidligere tilstand er lagret på tankene, er angivet i [106] . Bemærk, at de fleste tælle flip-flops er sekventielle kredsløb og derfor kun kan implementeres på 2I-NOT elementer. Der er dog fordelingsordninger til at tælle udløsere. For eksempel er i [107] beskrevet et distributivt og åbenlyst besværligt kredsløb på fire logiske og to C-elementer. Et mere vellykket eksempel er fordelingsskemaet med en JK flip-flop på 2I-NOT. Ved at kombinere input J og K får vi et tælle-flip-flop.

Seriel forbindelse af tælle-flip-flops giver en flercifret tæller, hvor antallet af afladningsoperationer er halvt så meget som antallet af afladningsoperationer . For at sikre uafhængighed af forsinkelser i sådanne tællere bruges normalt en indikator for fuldførelsen af transienter i alle cifre [1] . Rørledningstællerordningen blev først foreslået i [1] , patenteret i [108] og genoptrykt i [2] . Specifikationer og skemaer for tællere med konstant responstid er angivet i [109] [110] [97] . I [97] er der også givet en sekventiel tæller med en overføringsforsinkelse. I [111] blev der foreslået en programmerbar tæller, hvor interaktion med miljøet udføres gennem den sidste bit. På grund af dette opnås en konstant reaktionstid mellem anmodningen til tælleren og svaret. Svaret, der modtages efter N anmodninger, er et signal med en frekvens divideret med N. $jeg$ $i-1$

Designmetoder

Når du designer et asynkront kredsløb, skal du gøre en antagelse om forsinkelser. Selvsynkroniseringsmetoden anvender Mullers hypotese om ledningsforsinkelser - hele ledningsforsinkelsen bringes til elementudgangen, og spredningen af ledningsforsinkelser efter en gren kan negligeres. I dette tilfælde er ledninger generelt udelukket fra overvejelse. Krænkelse af Mullers hypotese fører til krænkelse af adfærdens kausalitet, som er det logiske grundlag for selvsynkronisering. Årsagssammenhæng kræver, at hver hændelse i systemet er årsag til mindst én anden hændelse (indikatoregenskaben for selvsynkrone systemer [2] ). I logiske strukturer, i modsætning til transmissionssystemer, kan en ændring i tilstanden af et stykke ledning efter en gren muligvis ikke føre til omskiftning af det logiske element og derfor ikke indikeres. I dette tilfælde begynder trådstykket at fungere som et hukommelseselement. For at bekæmpe dette, det vil sige at bygge kredsløb, der ikke er afhængige af forsinkelser i ledningerne, er det nødvendigt at bruge enten specielle koblingsdiscipliner (hvilket indsnævrer klassen af implementerede kredsløb [112] ), eller brugen af særlige logiske eller topologiske konstruktioner, såsom isokrone forgreninger [ 113] [114] [115] eller feltgafler [116] [117] , der kræver introduktion af nye hypoteser og/eller teknologispecifikke designteknikker. Dette problem forværres, efterhånden som påvirkningen af forsinkelser i ledningerne og spredningen af disse forsinkelser øges. Langt de fleste moderne designmetoder fører til kredsløb, der er quasi-forsinkelse-ufølsomme, det vil sige kredsløb, hvor alle grene er tilstrækkeligt korte og derfor isokrone [118] [119] . Hovedproblemet med syntese af asynkrone kredsløb er formuleret som følger [120] [121] . Der er sat en specifikation, der simulerer en virkelig proces. Det analyseres derefter for at afsløre både gavnlige og unormale egenskaber ved processen. Baseret på resultaterne af analysen ændres den oprindelige specifikation for at forhindre eller/og eliminere anomalier. Ifølge den nye, modificerede specifikation syntetiseres et kredsløb, hvis adfærd falder sammen med den oprindelige specifikation. En kort liste over metoder til at analysere og syntetisere asynkrone kredsløb baseret på hændelsesmodeller er givet i [122] . Den fulde cyklus med at bruge disse modeller i moderne udviklingsværktøjer er diskuteret i [123] . Syntesemetoder baseret på kompilering af programmer fra sprog på højt niveau, samt på teorien om spor, overvejes i [124] [125] [126] .

Petri nets

Til at modellere logiske kredsløbs opførsel bruges der sædvanligvis stabile og sikre petrinet [44] . Sådanne netværk kan imidlertid ikke modellere tidlige resultater, fordi overgangsudløsning er baseret på OG-konditionering. For at beskrive ELLER-konditionering skal netværket være usikkert (mere end et token i en position). Når kredsløbsadfærden er specificeret, er det nødvendigt at transformere Petri-nettet til et ændringsdiagram (Muller-diagram), som er en graf med toppunkter angivet af en vektor af stabile og exciterede elementoutput. Dernæst skal du sikre dig, at det resulterende diagram er semi-modulært. Hvis ikke, betyder det, at den indledende beskrivelse af Petri-net-ordningen er ufuldstændig, og yderligere begivenheder bør indføres. Hvis diagrammet over ændringer er semi-modulært, så er det muligt at bygge elementernes excitationsfunktioner fra overgangsdiagrammet. Yderligere, hvis disse funktioner er på listen over elementer i grundlaget for implementeringen, er alt i orden. Hvis ikke, så skal du indføre yderligere variabler, og derfor ændre den oprindelige opgave på en sådan måde, at alle elementernes funktioner svarer til funktionerne i implementeringsgrundlaget. Dette problem er meget komplekst, og dets formelle løsning er langt fra optimal implementering.

Signalgrafer

Baseret på Petri-net, hvor overgange er mærket med signalnavne. De blev først foreslået i [131] og beskrevet mere detaljeret i to forskellige tilgange i [132] og [133] . Bedst kendt nu under navnet engelsk. Signal Transition Graphs, STG [134] .

Den enkleste STG-klasse, STG/MG, svarer til klassen af mærkede Petri-net-grafer. Det er Petri-net, hvor hver position højst har én input-overgang og én output-overgang. I en sådan graf kan en position kun have markører fjernet fra sig via en enkelt overgang, der fører væk fra den, og en overgang, når først den er aktiveret, kan kun deaktiveres ved den faktiske start, så en situation, hvor enten A eller B kan forekomme, men ikke begge dele, kan ikke håndteres. . Bemærk, at STG grafisk erstatter en mærket overgang med dens etiket, og positioner med én indgang og én udgang er udeladt. Markørerne i disse sænkede positioner placeres ganske enkelt på den tilsvarende bue. I STG indeholder overgangsetiketter ikke kun navnet på signalet, men også den særlige type overgang, enten stigende ("+") eller faldende ("-").

Når overgangen mærket med udløses , skifter signalet således fra 0 til 1; når overgangen markeret med udløses , skifter signalet fra 1 til 0. Overgange på indgangssignaler er også kendetegnet ved en understregning. For at skabe kredsløb af STG kræves der ofte en eller flere begrænsninger: livlighed, pålidelighed, vedholdenhed, konsistent tilstandstildeling, unik tilstandstildeling, enkeltcyklusovergange. $a+$ $-en$ $a-$ $-en$

En STG er i live, hvis enhver overgang fra enhver tilgængelig markering til sidst kan affyres.

STG er pålidelig, hvis ingen position eller bue nogensinde kan indeholde mere end én markør.

STG er konstant, hvis der for alle buer a* → b* (hvor t* betyder overgang t+ eller t-) er andre buer, der garanterer, at b* starter før den modsatte overgang a*.

STG'en har en konsistent tilstandstildeling, hvis signalovergangene strengt taget veksler mellem + og - (dvs. du kan ikke vende tilbage til den samme tilstand).

En STG har en unik tilstandstildeling, hvis ikke to forskellige STG-markeringer har identiske betydninger for alle signaler.

En STG har enkelt-cyklus-overgange, hvis hvert signalnavn i STG'en optræder i præcis én stigende én faldende overgang.

Skift diagrammer

Ændringsdiagrammer (CD ) [135] [136] [137] ligesom STG'er har noder mærket ved overgange og buer mellem overgange, der definerer tilladte overgangstriggersekvenser. CD'er har tre typer buer: stærk forrang, svag forrang og usammenhængende stærk forrang, såvel som indledende markering, selvom markører er placeret i CD-overgange i stedet for positioner. Stærke præcedensbuer ligner buer i STG og kan betragtes som OG-buer, da en overgang ikke kan starte, før alle buer, der peger på den, er markeret med en markør. Buer med svag forrang er ELLER-buer, hvor en overgang kan udløses, når enhver overgang med en svag forrangsbue til den er markeret. Bemærk, at en overgang ikke kan have stærke og svage buer på samme tid. Når stærke eller svage præcedensbuer forårsager en overgang til ild, på alle buer, der peger på denne overgang, fjernes markøren og placeres på alle buer, der tillader overgangen til ild. Fordi en overgang med svage buer, der fører til den, kan udløses før alle buer, der har markører, har markørløse buer tilføjet åbne sløjfer for at angive en markørs "gæld". Når markøren når en bue med en gæld, ophæver markøren og gælden hinanden. Således, hvis en markør ankommer til hver inputbue med svag forrang til en node (hvis ingen af disse buer oprindeligt er markeret med markører eller åbne sløjfer), vil den kun udløse én gang og kan gøre det, så snart den første markør ankommer. Endelig er buer med stærk forrang, der frigives, identiske med buer med stærk forrang, bortset fra at efter overgangen, der fører til lancering, holder buen ikke længere systemet (anses for at være fjernet fra CD). Disse buer kan således bruges til at forbinde et indledende, ikke-gentagende sæt af overgange til en uendeligt gentagen cyklus.

Betingede logiske netværk

De blev først foreslået i [59] under navnet engelsk. Causal Logic Nets, CLN for at kombinere fordelene ved Petri-net og ændre diagrammer ved at repræsentere forskellige former for kausalitet [60] .

NCL tilgang

Forkortelsen NCL står for Null Convention Logic og angiver brugen af afgrænseren 00 . NCL-tilgangen blev foreslået i [138] for driftsblokke, der overvejende består af selvtidsbestemt kombinationslogik.

NCL-elementerne er et specialtilfælde af det generaliserede C-element, som er givet ved Shannon-nedbrydningen som , hvor og er sæt- og nulstillingsfunktionerne. Hvis disse funktioner er ortogonale, dvs. , så er isoton (positiv unate) ved . Det er således muligt at udelukke, så . NCL bruger tærskelindstil- og nulstillingsfunktioner, der har maksimalt 4 variabler. NCL'en bruger også 3 ikke-tærskelfunktioner, der kan implementeres af flere NCL-elementer. Den komplementære NCL+-tilgang bruger afgrænsningen 11 . Der er én nulstillingsfunktion for NCL , men flere indstillede funktioner [139] [140] . For NCL+ er der tværtimod én indstillet funktion og flere nulstillingsfunktioner [141] . Resultatet af dette er en vis symmetri mellem CMOS-implementeringerne af NCL- og NCL+-elementerne [142] , [143] . $x={\overline {x}}S(\mathbf {x} )\vee x{\overline {R}}(\mathbf {x} )$ $S(\mathbf {x} )$ ${\overline {R}}(\mathbf {x} )$ $S(\mathbf {x} )R(\mathbf {x} )=0$ $S(\mathbf {x} )\leqslant {\overline {R))(\mathbf {x} )$ $x=f(\mathbf {x} )$ $x$ $\overline{x}$ $x=S(\mathbf {x} )\vee x{\overline {R))(\mathbf {x} )$ $R(\mathbf {x} )={\overline {x_{1}\vee x_{2}\vee ...\vee x_{n}}},n\leqslant 4$ ${\displaystyle S(\mathbf {x} )=x_{1}x_{2}...x_{n))$

Bemærk, at en tilgang, der bruger, ligesom NCL, special-type T-flip-flops blev foreslået meget tidligere i [1] . Den har to forskelle, den første er parafasekredsløb og den anden er et funktionelt komplet grundlag. En lighed mellem de to tilgange er antagelsen om, at basiselementkredsløbene er ufølsomme over for forsinkelser i interne ledninger (DI-antagelse). Dette gør det muligt at nærme sig implementeringen af kredsløb, der ikke er følsomme over for forsinkelser i forbindelsesledningerne mellem elementerne. CMOS NCL-implementeringer er dog meget omfangsrige, for eksempel består TH24-elementet af 28 transistorer [143] . Dette kan krænke DI-antagelsen, for ikke at nævne 8-input AND-OR-NOT i det generiske modul i den tidligere tilgang [144] . Prisen for ufølsomhed over for ledningsforsinkelser er således ekstrem redundans, lav hastighed og utilstrækkelig pålidelighed af kredsløb i CMOS-implementeringer. Vi bemærker også, at da tærskelfunktioner er en delmængde af monotone, kan begge de nævnte tilgange betragtes som udviklingen af sekventielle skemaer på tærskelelementer [145] [146] [147] [148] .

Opbygning af driftsklodser på NCL kaldes Flow Computation . Disse blokke er forbundet oscillatorer, der udfører parallelle beregninger. Et lignende princip bruges i todimensionelle fordelere [149] [150] [151] .

Antagelser om forsinkelsestid

Nogle gange kan den givne adfærd ikke implementeres i Muller-modellen (elementforsinkelser er ubegrænsede). Typisk er dette problem relateret til det givne implementeringsgrundlag. Den eneste løsning i dette tilfælde er at bruge timing-antagelser. Her er nogle tegn på sådan problemadfærd:

Indgangssignalet skiftes to gange efter hinanden, hvilket resulterer i udgangsskift . Der er med andre ord et fragment i adfærden . En sådan adfærd er ikke realiserbar på noget grundlag. Det må antages, at pulsvarigheden er tilstrækkelig til (mindst) to skift af de interne signaler. $-en$ $x$ $a+\to a-\to x+$ $a+\to a-$
Kravet om at implementere kredsløbet på et monotont homogent grundlag, for eksempel kun på NAND-elementer. Den angivne grænseflade kan ikke ændres. Det betyder, at det er forbudt at tilføje nye interne hændelser før de indtastede. I NAND-grundlaget sker hver synkronisering kun ved hændelser. Implikationen af dette er, at i selvstændig adfærd skal hver efterfølgende gren begynde og slutte med . Forbuddet mod at tilføje nye hændelser før input (for ikke-autonom adfærd) kan føre til en ubalance mellem og . Hvis mere end , er ordningen ikke realiserbar i NAND-grundlaget. Et eksempel kunne være implementeringen af et C-element. $+$ $-$ $+$ $+$ $-$ $+$ $-$
Brug af fuld bekræftelseselementer (CA) [152] . Lad input hændelser og initier alternative grene henholdsvis 1 og 2. Hvis der er en hændelse i gren 2 , så er ordningen ikke realiserbar på CA-elementer [153] . $a+$ $b+$ $a+$

Grundlæggende fakta og resultater

Asynkrone kredsløb kan ses som en generalisering af ringoscillatoren. Det vil sige, at hvis kredsløbets udgange er forbundet gennem modellen af det eksterne miljø med indgangene, vil kredsløbet begynde at oscillere.
Separatoren (spaceren) er kun til stede i to-faset selvtidsindstillede (SS) koder. En enkeltfaset CC-kode er en kode med direkte overgange. Der er ingen andre enfasede CC-koder.
Implementering af logiske funktioner. Indtil videre er den bedste generiske tilgang krydsimplementering [117] [154] . Enhver logisk funktion af to eller flere variable har funktionelle racer, som i princippet ikke kan bekæmpes. På sammenlignelige sæt er unate-funktionen dog fri for funktionelle racer. Derfor fordobler vi antallet af inputvariable og erstatter det inverse af variablen med den uafhængige variabel. For at inputsættene kan blive sammenlignelige, kræves der en to-faset disciplin, hvor hvert arbejdssæt er spækket med en spacer (en separator bestående af enten alle nuller eller alle enere). Da afstandsstykket er sammenligneligt med ethvert arbejdssæt, opnår vi, at i en to-faset sekvens af input, er alle nabosæt sammenlignelige, hvilket er nødvendigt for fravær af funktionelle racer. Logiske racer forbliver (implementeringsattribut). I dette tilfælde hjælper krydsimplementering. En anden implementeringskanal tilføjes, der implementerer den inverse funktion (den første kanal implementerer selve funktionen). Desuden bør implementeringen af denne kanal være en dobbeltimplementering af hovedkanalen. Med denne implementering erstattes alle rene vekselrettere i hver kanal af krydsforbindelser, da hvert output fra et element i en bestemt række svarer til outputtet fra et element i samme lag af den inverse kanal. Disse to udgange danner et parafasekodepar, hvilket i høj grad forenkler konstruktionen af en indikator for logik. I tilfælde af at bruge en to-faset disciplin med en spacer, fører en to-faset implementering i CMOS-teknologi ikke til en stigning i antallet af transistorer sammenlignet med clocket enfaset logik. Dette skyldes det faktum, at CMOS-kredsløb i tilfælde af en enfaset implementering indeholder direkte og inverse kanaler. En analyse af redundansen af selvsynkroniserende koder tyder på, at for et synkront kombinationskredsløb med ind- og udgange skal der eksistere et asynkront kredsløb med ind- og udgange. Dette estimat svarer til en hypotetisk implementering med minimal yderligere hardware, dvs. i praksis er den nedre grænse ikke opnåelig. $h$ $q$ $h+log_{2}(h)$ $q+log_{2}(q)$
Implementering af indikatorer. Kanalerne til at angive tidspunkterne for afslutningen af transiente processer er bygget på basis af T-flip-flops. Da G-flip-flop'en indeholder en AND-komponent, er antallet af dens input begrænset. Det er således nødvendigt at bruge enten pyramider af G-flip-flops eller parallelle kompressionssystemer, hvilket fører til udstyrsomkostninger og en stigning i forsinkelsen i displaykredsløbet, hvilket kan reducere ydeevnen drastisk på grund af arbejde med reelle forsinkelser. Ved at bruge MOS-transistorens to-vejs ledningsevne kan du bygge et to-trins indikatorkredsløb med et praktisk talt ubegrænset antal indgange og udstyrsforbrug på 4 transistorer pr. angivet input [155] [156] [154] .
Nogle selvsynkrone enheder kan implementeres med en ubetydelig stigning i hardware sammenlignet med en synkron implementering. For eksempel tællere (1974) og hukommelse (1986) [157] [158] [159] [160] .
Delay-uafhængige kredsløb (DI [161] , skumgummi-omslag [162] ), som består af elementer med en enkelt udgang, kan kun indeholde invertere og C-elementer, hvilket ikke tillader opbygning af praktiske kredsløb med tilstrækkelig fleksibilitet [112] [163] . Det er umuligt at bygge fuldstændig forsinkelsesuafhængig G-trigger, RS-trigger, T-trigger [117] .
Ethvert distributionsskema kan implementeres korrekt på AND-NOT (OR-NOT) elementer med to input med en belastningskapacitet på højst to. Ethvert semi-modulært kredsløb kan kun implementeres korrekt, når disse elementer bruges sammen eller ved brug af AND-OR-NOT-elementer med tre input. Spørgsmålet om den korrekte implementering af semi-modulære kredsløb kun på NAND (ELLER-NOT) elementer forbliver åbent [2] [164] [165] . I praksis giver minimumsgrundlaget dog ikke meget mening på grund af den høje kompleksitet af de resulterende kredsløb. Med en stigning i værdierne af forgreningskoefficienterne og med en stigning i funktionaliteten bliver kredsløbene mere kompakte. I moderne CMOS-teknologi er det tilrådeligt at bruge elementer, hvis kompleksitet ikke overstiger 4I-4OR-NOT. Der er ikke noget semi-modulært kredsløb af NAND-elementer, der ikke er følsomt over for forsinkelser i mindst to grene af en ledning, der er forbundet til udgangen af et element, for hvilket dette kredsløbs tilstande er i live [166] . Hvis ledningen er forgrenet, så er dette en ELLER-funktion, så et eller andet sted skal du angive signalerne i forgreningsledningerne (ELLER-konditionering). Alt ovenstående gælder kun for en parafaseimplementering, hvor et særligt tilfælde er implementeringen af et C-element kun på NAND-elementer. Spørgsmålet om implementering af enkeltfasede fordelingskredsløb på kun NAND-elementer forbliver åbent. Men i tilfælde af et enkeltfaset C-element er begge typer elementer nødvendige. For at implementere stærk kausalitet på stigende fronter er der nemlig brug for et OG-IKKE-element, og på faldende - ELLER-NOT.
På samme ledning kan en anmodning sendes med spænding og en bekræftelse ved strøm. I dette tilfælde er det nødvendigt at bruge sensorer for den forbrugte strøm af CMOS-elementer for at indikere tidspunkterne for afslutningen af forbigående processer. Sådanne sensorer er imidlertid vanskelige at implementere, og deres ydeevne er utilstrækkelig. Tanken om en kombineret skærm fører således ikke til en forenkling af udstyret i praksis. Et eksempel på en vellykket brug af denne idé er metoden til selvsynkron datatransmission, hvor hver bit transmitteres på én ledning [167] . Denne metode kræver kun ledninger til at transmittere en binær bitkode parallelt , og dens ydeevne er ikke dårligere end ved overførsel af data over to ledninger. $n$ $n+2$
Transient afslutningsindikatorer kan konstrueres baseret på tærskelkredsløb med flere udgange [168] .

Bibliografi

↑ 1 2 3 4 5 6 7 8 9 10 11 12 13 14 A. G. Astanovsky, V. I. Varshavsky, V. B. Marakhovsky osv. Aperiodiske automater. M. Nauka, 1976, 423 s. (utilgængeligt link)
↑ 1 2 3 4 5 6 7 8 9 10 11 V. I. Varshavsky, M. A. Kishinevskiy, V. B. Marakhovsky osv. Automatiseret styring af asynkrone processer i computere og diskrete systemer. M.: Nauka, 1986. (utilgængeligt link) ( VI Varshavsky (red.). Self-Timed Control of Concurrent Processes. (utilgængeligt link) )
↑ 1 2 3 V. I. Varshavsky, V. B. Marakhovsky, L. Ya. Rosenblum, A. V. Yakovlev, "Asynkrone parallelle processer og selvsynkrone kredsløb," Elektronisk teknologi. Ser. Eks. kvalitet, standardisering, metrologi, tests, Vol. 5. Nr. 4, s. 3-33, 1988.
↑ 1 2 3 4 A. V. Yakovlev, A. M. Koelmans, "Petrinets and digital hardware design," Lectures on Petri Nets II: Applications, vol. 1492, s. 154-236, 1998.
↑ CH van Berkel, MB Josephs, SM Nowick, "Applications of asynchronous circuits," Proceedings of the IEEE, vol. 87, nr. 2, s. 223-233, 1999. . Hentet 16. september 2015. Arkiveret fra originalen 5. november 2015. (ubestemt)
↑ PSK Siegel, Automatic Technology Mapping for Asynchronous Designs. Ph.d.-afhandling, Stanford University, 1995, 159 s. . Hentet 14. juli 2015. Arkiveret fra originalen 14. juli 2015. (ubestemt)
↑ P. Franklin, D. Winkel og E. Brunvand, "A comparison of modular self-timed design styles," Rapport UUCS-95-025, University of Utah, 1995. . Hentet 5. marts 2016. Arkiveret fra originalen 1. august 2017. (ubestemt)
↑ CG Wong, AJ Martin og P. Thomas, "An architecture for asynchronous FPGAs," IEEE Int. Konference om feltprogrammerbar teknologi (FPT) 2003, s. 170-177.
↑ D. Shang, F. Xia, A. Yakovlev, "Asynchronous FPGA architecture with distributed control," IEEE Int. Symposium om kredsløb og systemer (ISCAS) 2010, s. 1436-1439. . Hentet 23. juli 2015. Arkiveret fra originalen 24. juli 2015. (ubestemt)
↑ Y. Komatsu, M. Hariyama og M. Kameyama, "Architecture of an Asynchronous FPGA for Handshake-Component-Based Design," IEICE Transactions on Information and Systems, vol. E96-D, nr. 8, 2013, s. 1632-1644. . Hentet 26. juli 2017. Arkiveret fra originalen 31. juli 2017. (ubestemt)
↑ Renesas Electronics. ASIC-produktoversigt, 2011. . Dato for adgang: 15. november 2019. Arkiveret fra originalen 15. november 2019. (ubestemt)
↑ M. Courvoisier, "En asynkron logisk array til realisering af logiske systemer med samtidighed," Electronics Letters, vol. 14, nr. 4, s. 119-121, 1978.
↑ RW Hartenstein, A. Hirschbiel og M. Weber, "Patil array - A Petri net hardware implementering," CompEuro 1988, pp. 26-33.
↑ W. Eisele, G. Eckstein, J. Beister, "VMEbus-controllersyntese ved at kommunikere asynkrone sekventielle kredsløb," Kaiserslautern University, 1994. . Dato for adgang: 27. februar 2016. Arkiveret fra originalen 6. marts 2016. (ubestemt)
↑ L. Lloyd, K. Heron, AM Koelmans, AV Yakovlev, "Asynchronous microprocessors: From high level model to FPGA implementering," Journal of Systems Architecture, vol. 45, nr. 12-13, s. 975-1000, 1999. . Hentet 27. februar 2016. Arkiveret fra originalen 12. juli 2012. (ubestemt)
↑ 1 2 S. W. Moore og P. Robinson, "Rapid prototyping of self-timed circuits," IEEE Int. Konference om computerdesign (ICCD) 1998, s. 360-365. . Hentet 1. marts 2016. Arkiveret fra originalen 8. august 2017. (ubestemt)
↑ 1 2 K. Meekins, D. Ferguson og M. Basta, "Delay insensitive NCL reconfigurable logic," IEEE Aerospace Conference 2002, vol. 4, s. 1961-1966
↑ JV Manoranjan og KS Stevens, "Burst-mode asynchronous controller implementering på FPG ved hjælp af relativ timing," IEEE Southern Conference on Programmable Logic (SPL) 2014, s. 1-6. . Hentet 31. juli 2017. Arkiveret fra originalen 31. juli 2017. (ubestemt)
↑ R. Payne, "Asynchronous FPGA architectures," IEE Proceedings, Computers and Digital Techniques, vol. 143, nr. 5, s. 282-286, 1996. . Hentet 3. marts 2016. Arkiveret fra originalen 10. marts 2016. (ubestemt)
↑ P.Y.K. Cheung. Er asynkrone ideer nyttige i FPGA'er? . This Asynchronous World 87-95 (2016). Hentet 19. februar 2017. Arkiveret fra originalen 20. februar 2017. (ubestemt)
↑ Z. Hajduk, "Simpel metode til implementering af asynkrone kredsløb i kommercielle FPGA'er", Integration the VLSI Journal, vol. 59, 2017, s. 31-41.
↑ VB Marakhovsky, AV Surkov, "GALA systems of interactive automata," Teknisk rapport, 2016 . Hentet 13. juni 2016. Arkiveret fra originalen 17. juni 2016. (ubestemt)
↑ MB Gokhale, PS Graham, Field-Programmable Gate Arrays, § 2.1 i Reconfigurable Computing: Accelerating Computation with Field-Programmable Gate Arrays. Springer, 2005, 238 s. . Hentet 17. april 2019. Arkiveret fra originalen 17. april 2019. (ubestemt)
↑ H. Kaeslin, Feltprogrammerbar logik, kap. 2 i Top-Down Digital VLSI Design: Fra arkitekturer til Gate-Level Circuits og FPGA'er, s. 41-61, Elsevier, 2014. . Hentet 17. april 2019. Arkiveret fra originalen 17. april 2019. (ubestemt)
↑ JC Kalb, "JK master-slave flip-flop," patent US3591856, jul. 6, 1971. . Hentet 29. juli 2019. Arkiveret fra originalen 29. juli 2019. (ubestemt)
↑ D. Sokolov, I. Poliakov og A. Yakovlev, "Asynchronous data path models," IEEE Int. Conference on Application of Concurrency to System Design (ACSD) 2007, s. 197-210. . Hentet 4. august 2019. Arkiveret fra originalen 17. juni 2018. (ubestemt)
↑ Y. Zhou, C. Shi, Z. Deng og A. Yakovlev, "Syntese og optimering af asynkrone dobbeltskinnekodede kredsløb baseret på delvis bekræftelse," IEEE Int. Konference om ASIC 2017, s. 496-503. . Hentet 6. august 2019. Arkiveret fra originalen 6. august 2019. (ubestemt)
↑ tutorial:synthesis:initialisation:start - Workcraft . Hentet 8. april 2019. Arkiveret fra originalen 8. april 2019. (ubestemt)
↑ To- og tre-input G-flip-flop transistorkredsløb har været kendt siden mindst 1969. JJ Gibson, "Logic circuits employing field effect transistors," patent US3439185, apr. 15, 1969. Arkiveret 30. marts 2019 på Wayback Machine
↑ 1 2 C. H. van Berkel, "Beware the isochronic fork," Rapport UR 003/91, Philips Research Labs, 1991.
↑ 1 2 3 R. Miller, Theory of speed-uafhængige switching circuits, kap. 10 i bogen. Teori om at skifte kredsløb. Bind 2: Sekventielle kredsløb og maskiner. Nauka, 1971, s. 242-298. Arkiveret 4. marts 2016 på Wayback Machine (RE Miller, "Theory of speed-independent circuits," kapitel 10 i Switching Theory. Vol. 2: Sequential circuits and machines. Wiley, 1965.)
↑ SJ Silver, JA Brzozowski, "True concurrency in models of asynchronous circuit behavior," Formal Methods in System Design, vol. 22, nr. 3, s. 183-203, 2003. . Hentet 5. februar 2016. Arkiveret fra originalen 21. januar 2022. (ubestemt)
↑ M. Kishinevsky, A. Kondratyev, A. Taubin, V. Varshavsky, "Analyse og identifikation af hastighedsuafhængige kredsløb på en hændelsesmodel," Formal Methods in System Design, vol. 4, nr. 1, s. 33-75, 1994. Arkiveret 11. juni 2018 på Wayback Machine ( "Analyse og identifikation af hastighedsuafhængige kredsløb i en hændelsesmodel" Arkiveret 22. juli 2015 på Wayback Machine )
↑ SH Unger, "Selvsynkroniserende kredsløb og nonfundamental mode operation," IEEE Transactions on Computers, vol. C-26, nr. 3, s. 278-281, 1977.
↑ AV Yakovlev, AM Koelmans, L. Lavagno, "Højniveaumodellering og design af asynkron grænsefladelogik," fortryk, 1995. . Hentet 23. juli 2015. Arkiveret fra originalen 7. august 2015. (ubestemt)
↑ JA Brzozowski, "Emner i asynchronous circuit theory," Recent Advances in Formal Languages and Applications, vol. 25, s. 11-42, 2006. . Hentet 17. juli 2015. Arkiveret fra originalen 22. juli 2015. (ubestemt)
↑ M. Shams, JC Ebergen, MI Elmasry, "Asynchronous Circuits," i Wiley Encyclopedia of Electrical and Electronics Engineering, s. 1-23, 1999. . Dato for adgang: 30. januar 2016. Arkiveret fra originalen 12. april 2012. (ubestemt)
↑ I.E. Sutherland, "Micropipelines," Communications of the ACM, vol. 32, nr. 6, s. 720-738, 1989. . Hentet 27. juli 2015. Arkiveret fra originalen 10. september 2016. (ubestemt)
↑ G. Cornetta, J. Cortadella, "Asynchronous pipelined datapaths design techniques. A survey," s. 1-31, 1997. . Hentet 13. september 2015. Arkiveret fra originalen 28. september 2015. (ubestemt)
↑ M. Singh, SM Nowick, "MOUSETAP: ultra-high-speed transition-signaling asynchronous pipelines," International Conference on Computer Design (ICCD) 2001, s. 9-17. . Hentet 27. juli 2015. Arkiveret fra originalen 27. september 2015. (ubestemt)
↑ I. Sutherland og S. Fairbanks, "GasP: A minimal FIFO control," International Symposium on Asynchronous Circuits and Systems (ASYNC) 2001, s. 46-53. . Hentet 29. juli 2015. Arkiveret fra originalen 27. september 2015. (ubestemt)
↑ V. Varshavsky, "Systemtid og systemtiming," Int. Konf. om Semigroups & Algebraic Engineering 1997, pp. 1-25. . Dato for adgang: 28. januar 2016. Arkiveret fra originalen 4. februar 2016. (ubestemt)
↑ V. Varshavsky, "Tid, timing og ur i massivt parallelle computersystemer," Int. Konf. om Massively Parallel Computing Systems 1998, s. 100-106. (utilgængeligt link) . Dato for adgang: 28. januar 2016. Arkiveret fra originalen 3. februar 2016. (ubestemt)
↑ 1 2 3 V. B. Marakhovsky, L. Ya. Rosenblum, A. V. Yakovlev. Simulering af parallelle processer. Petri net. Petersborg, Faglitteratur, 2014, 400-tallet.
↑ RF Tinder, Engineering Digital Design, 2. udgave, Academic Press, 2000, 884 s. . Dato for adgang: 16. november 2015. Arkiveret fra originalen 17. november 2015. (ubestemt)
↑ RF Tinder, Asynchronous Sequential Machine Design and Analysis: A Comprehensive Development of the Design and Analysis of Clock-Independent State Machines and Systems, Morgan & Claypool, 2009, 235 s. . Dato for adgang: 16. november 2015. Arkiveret fra originalen 17. november 2015. (ubestemt)
↑ HW Lawson, B. Malm, "En fleksibel asynkron mikroprocessor," BIT Numerical Mathematics, vol. 13, nr. 2, s. 165-176, 1973. . Hentet 3. oktober 2017. Arkiveret fra originalen 31. januar 2018. (ubestemt)
↑ A. A. Vasenkov et al., "Microprocessor computing system," Forfattercertifikat SU674025, 15/07/1979.
↑ 1 2 B. J. Nordmann, B. H. McCormick, "Modular asynchronous control design," IEEE Transactions on Computers, vol. C-26, nr. 3, s. 196-207, 1977. . Hentet 29. september 2015. Arkiveret fra originalen 30. september 2015. (ubestemt)
↑ H. Lawson, An Asynchronous Approach to Microprogramming. Kapitel 3 i Mikroprogrammering og Firmware Engineering Methods. (red. S. Habib), Wiley, 1988.
↑ R. Tinder, R.I. Klaus, "Microprogrammable asynchronous controllers for digital electronic systems," patent US5063536, nov. 5, 1991.
↑ RF Tinder, RI Klaus, JA Snodderley, "High-speed microprogrammable asynchronous controller modules," IEEE Transactions on Computers, vol. 43, nr. 10, s. 1226-1232, 1994.
↑ Kapitel 4.5.3 i D. I. Yuditskys biografi . Hentet 27. juli 2015. Arkiveret fra originalen 20. juli 2015. (ubestemt)
↑ Afsnit 587 Arkiveret 17. juli 2015.
↑ S. T. Khvoshch, N. N. Varlinsky og E. A. Popov, Mikroprocessorer og mikrocomputere i automatiske kontrolsystemer. Vejviser. L. Mashinostroenie, 1987, 638 s.
↑ Serie 1883/U830 Arkiveret 22. juli 2015.
↑ WM Loucks, M. Snelgrove og SG Zaky, "En vektorprocessor baseret på en-bit mikroprocessorer," IEEE Micro, vol. 2, nr. 1, s. 53-62, 1982. . Hentet 23. juli 2017. Arkiveret fra originalen 31. januar 2018. (ubestemt)
↑ A. Yakovlev, Asynkront design: Quo Vadis? DDECS, Wien 2010 . Hentet 20. juli 2015. Arkiveret fra originalen 9. august 2017. (ubestemt)
↑ 1 2 A. Yakovlev, M. Kishinevsky, A. Kondratyev og L. Lavagno, "ELLER kausalitet: modellering og hardwareimplementering," Int. Konference om anvendelse og teori af Petri Nets, 1994, pp. 568-587. . Hentet 20. april 2019. Arkiveret fra originalen 17. juni 2018. (ubestemt)
↑ 1 2 3 A. Yakovlev, M. Kishinevsky, A. Kondratyev, L. Lavagno, M. Pietkiewicz-Koutny, "Om modellerne for asynkron kredsløbsadfærd med OR kausalitet," Formal Methods in System Design, vol. 9, nr. 3, s. 189-233, 1996. Arkiveret 5. marts 2016 via Wayback Machine ( "On Models for Asynchronous Circuit Mode with Causal OR") Arkiveret 24. juli 2015 via Wayback Machine
↑ DA Pucknell, "Event-driven logic (EDL) tilgang til digital systemrepræsentation og relaterede designprocesser," IEE Proceedings E, Computers and Digital Techniques, vol. 140, nr. 2, s. 119-126, 1993.
↑ V. I. Varshavsky, V. B. Marakhovsky, V. A. Peschansky et al., "Sequential counter," Author's certificate SU618853, 08/05/1978.
↑ V. I. Varshavsky, V. B. Marakhovsky, V. A. Peschansky et al., "Sequential counter," Author's certificate SU706934, 12/30/1979.
↑ B. S. Tsirlin, "Sekventiel tæller," Copyright certifikat SU1160558, 06/07/1985.
↑ B. S. Tsirlin, "Counter," Forfattercertifikat SU1205303, 15/01/1986.
↑ K. van Berkel og A. Bink, "Single-track handshake signaling with application to micropipelines and handshake circuits," IEEE Int. Symposium om avanceret forskning i asynkrone kredsløb og systemer, 1996, s. 122-133.
↑ AS Wojcik, KY Fang, "On the design of three-valued asynchronous modules," IEEE Transactions on Computers, vol. C-29, nr. 10, s. 889-898, 1980.
↑ J. Tse, B. Hill, R. Manohar, "A bit of analysis on self-timed single-bit on-chip links," IEEE Int. Symposium om asynkrone kredsløb og systemer (ASYNC) 2013, s. 124-133. . Hentet 2. oktober 2015. Arkiveret fra originalen 3. oktober 2015. (ubestemt)
↑ JC Sims og HJ Gray, "Designkriterier for autosynkrone kredsløb," IEE Eastern Joint Computer Conference (AFIPS) 1958, vol. 14, s. 94-99. . Hentet 3. oktober 2015. Arkiveret fra originalen 4. oktober 2015. (ubestemt)
↑ 1 2 3 D. E. Muller, "Asynchronous logics and application to information processing," Symposium on the Application of Switching Theory in Space Technology, s. 289-297, 1963. . Hentet 16. september 2015. Arkiveret fra originalen 29. september 2015. (ubestemt)
↑ 1 2 G. Cemanek, "Sequential Asynchronous Logic," IFAC International Symposium Theory of Finite and Probabilistic Automata 1962, s. 232-245. Arkiveret 5. oktober 2015 på Wayback Machine også ( H. Zemanek, "Sequentielle asynchrone Logik," Elektronische Rechenanlagen, bind 4, nr. 6, s. 248-253, 1962. )
↑ J. Sparsø, J. Staunstrup, M. Dantzer-Sørenson, "Design of delay insensitive circuits using multi-ring structures," European Design Automation Conference, 1992, pp. 15-20. (utilgængeligt link) . Dato for adgang: 17. september 2015. Arkiveret fra originalen 29. september 2015. (ubestemt)
↑ A. Kondratyev, K. Lwin, "Design af asynkrone kredsløb ved hjælp af synkrone CAD-værktøjer," IEEE Design & Test of Computers, vol. 19, nr. 4, s. 107-117, 2002. Arkiveret fra originalen den 29. september 2015.
↑ A. Smirnov, A. Taubin, "Synthesizing asynchronous micropipelines with design compiler," Synopsys Users Group Conference, s. 1-33, 2006. (ikke tilgængeligt link) . Hentet 21. september 2015. Arkiveret fra originalen 29. september 2015. (ubestemt)
↑ A. Bystrov, D. Sokolov, A. Yakovlev, "Low-latency control structures with slack," IEEE Int. Symposium om asynkrone kredsløb og systemer (ASYNC) 2003, s. 164-173.
↑ D. Sokolov, I. Poliakov, A. Yakovlev, "Analysis of static data flow structures," Fundamenta Informaticae, vol. 88, nr. 4, s. 581-610, 2008 . Hentet 7. august 2016. Arkiveret fra originalen 24. august 2017. (ubestemt)
↑ AM Lines, "Pipelined asynchronous circuits," Rapport CS-TR-95-21, California Institute of Technology, 1998. . Hentet 15. marts 2018. Arkiveret fra originalen 14. oktober 2017. (ubestemt)
↑ V. I. Varshavsky, A. Yu. Kondratiev og V. A. Romanovsky og B. S. Tsirlin, "Kombinationsadder", forfattercertifikat SU1596321, 30/09/1990.
↑ V. A. Druzhinin og S. A. Yuditsky, "Designing well-formed Petri-nets from standard blocks," Automation and Telemechanics, 1992, nr. 12, 115-121. (VA Druzhinin og SA Yuditskii, "Construction of well-formed Petri-nets from standard subnets," Automation and Remote Control, bind 53, nr. 12, 1992, s. 1922-1927)
↑ MT Moreira, JJH Pontes, NLV Calazans, "Tradeoffs between RTO and RTZ in WCHB QDI asynchronous design," IEEE Int. Symposium on Quality Electronic Design (ISQED) 2014, s. 692-699. . Hentet 22. september 2015. Arkiveret fra originalen 3. oktober 2015. (ubestemt)
↑ M. Courvoisier og P. Azema, "Asynchronous sekventielle maskiner med anmodning/bekræft driftstilstand," Electronics Letters, vol. 10, nr. 1, s. 8-10, 1974.
↑ V. Varshavsky og V. Marakhovsky, "Hardwareunderstøttelse af diskret hændelseskoordinering," IEE Int. Workshop om diskrete hændelsessystemer (WoDES) 1996, s. 332-339. . Hentet 21. september 2015. Arkiveret fra originalen 29. september 2015. (ubestemt)
↑ A. Yakovlev, F. Burns, A. Bystrov, D. Shang, D. Sokolov, "Er terningkastet til token-spillet?" Int. Conference on Application and Theory of Petri Nets (ICATPN) 2002 Arkiveret fra originalen den 2. marts 2016.
↑ D. Shang, Asynchronous Communication Circuits: Design, Test, and Synthesis, Ph.d.-afhandling, Newcastle University, 2003, 248 s. . Hentet 6. oktober 2015. Arkiveret fra originalen 7. oktober 2015. (ubestemt)
↑ V. I. Varshavsky, V. B. Marakhovsky, B. S. Tsirlin og I. V. Yatsenko, "Ring asynchronous distributor," Forfattercertifikat SU1322452, 07/07/1987.
↑ S. G. Arutyunyan og V. Sh. Arutyunyan, "Ring asynchronous distributor," Forfattercertifikat SU1629978, 23/02/1991.
↑ AJ Martin, Programmering i VLSI: Fra kommunikationsprocesser til forsinkelsesfølsomme kredsløb. Rapport CS-TR-89-1, California Institute of Technology, 1989, 66 s. . Hentet 15. september 2015. Arkiveret fra originalen 27. september 2015. (ubestemt)
↑ MB Josephs, AM Bailey, "Brugen af SI-algebra i design af sequencer-kredsløb," Formal Aspects of Computing, vol. 9, nr. 4, s. 395-408, 1997. . Hentet 3. oktober 2017. Arkiveret fra originalen 5. juni 2018. (ubestemt)
↑ JW Foltz, "Binær flip-flop, der anvender isolerede gate-felteffekttransistorer og egnet til kaskadestyret frekvensdelerdrift," patent US3679913, jul. 25, 1972. . Hentet 1. august 2019. Arkiveret fra originalen 1. august 2019. (ubestemt)
↑ S. Clapper, "Resetable binær flip-flop af halvledertypen," patent US3753009, aug. 14, 1973. . Hentet 10. august 2019. Arkiveret fra originalen 10. august 2019. (ubestemt)
↑ Yu. G. Bondarenko, "Trigger with a counting input," Copyright certifikat SU425356, 04/25/1974. . Hentet 1. juli 2019. Arkiveret fra originalen 1. juli 2019. (ubestemt)
↑ EA Vittoz, "Frequency dividing logic structure," patent US3829714, aug. 13, 1974. . Hentet 1. august 2019. Arkiveret fra originalen 1. august 2019. (ubestemt)
↑ G. S. Brailovsky, "Trigger," Copyright certifikat SU785961, 12/07/1980. . Hentet 20. marts 2019. Arkiveret fra originalen 20. marts 2019. (ubestemt)
↑ 1 2 V. I. Goryachev, V. M. Klimashin, M. A. Komarov et al., "Counting trigger," Copyright certifikat SU362351, 12/13/1972. . Hentet 26. juni 2019. Arkiveret fra originalen 26. juni 2019. (ubestemt)
↑ V. I. Goryachev, B. M. Mansurov et al., "Single-cycle counting trigger," Forfattercertifikat SU371853, 03/05/1979. . Hentet 26. juni 2019. Arkiveret fra originalen 26. juni 2019. (ubestemt)
↑ N. G. Korobkov et al., "Afladning af en binær seriel tæller," Copyright certifikat SU1014151, 23/04/1983. . Hentet 30. juni 2019. Arkiveret fra originalen 30. juni 2019. (ubestemt)
↑ 1 2 3 V. Varshavsky og V. Marakhovsky, "Global synchronization of asynchronous arrays," IEEE Int. Symposium on Parallel Algoritms/Architecture Synthesis, 1997, pp. 207-215.
↑ R.C. Todd, "Logic system," patent US3609569, sep. 28, 1971. . Hentet 12. april 2019. Arkiveret fra originalen 12. april 2019. (ubestemt)
↑ N. Starodoubtsev, A. Bystrov og A, Yakovlev, "Semi-modulære låsekæder til asynkront kredsløbsdesign," Int. Workshop om strøm- og tidsmodellering, optimering og simulering (PATMOS) 2000, s. 168-177. . Hentet 20. juli 2017. Arkiveret fra originalen 31. januar 2018. (ubestemt)
↑ A. Madalinski, V. Khomenko og A. Yakovlev, "Interaktiv løsning af kodningskonflikter i asynkrone kredsløb baseret på STG-udfoldelser," teknisk rapport nr. CS-TR-944, Computing Science, University of Newcastle upon Tyne, 2006.
↑ GT Osborne, "Asynkront binært tællerregistertrin med flip-flop og gate, der anvender en flerhed af indbyrdes forbundne NOR-kredsløb," patent US3139540, jun. 30, 1964 Hentet 28. juli 2019. Arkiveret fra originalen 28. juli 2019. (ubestemt)
↑ V. I. Goryachev, B. M. Mansurov, Ya. D. Martynenko og R. G. Talibov, "Four-phase pulse distributor," Forfattercertifikat SU342299, 14/06/1972. . Hentet 25. marts 2019. Arkiveret fra originalen 3. april 2019. (ubestemt)
↑ V. I. Varshavsky, N. M. Kravchenko, V. B. Marakhovsky og B. S. Tsirlin, "Counting trigger on CMOS transistors," Forfattercertifikat SU1398069, 05/23/1988.
↑ B. Tsirlin og A. Kushnerov, "Anerkendelse af digitale kredsløb. Asynkron tælleudløser," Preprint, 30/10/2019. . Hentet 2. november 2019. Arkiveret fra originalen 2. november 2019. (ubestemt)
↑ B. S. Tsirlin, V. A. Romanovsky, A. Yu. Kondratiev og N. A. Goldin, "Counting trigger," Forfattercertifikat SU1748230, 15/07/1992.
↑ Z. B. Sheidin, A. G. Gabsalyamov, I. V. Berg, "Trigger with a counting input on complementary MIS transistors," Author's certificate SU1622925, 01/23/1991. . Hentet 10. juli 2019. Arkiveret fra originalen 10. juli 2019. (ubestemt)
↑ JC Nelson, Hastighedsuafhængige tællekredsløb. Rapportnr. 71, Digital Computer Laboratory, University of Illinois i Urbana-Champaign, 1956.
↑ V. I. Varshavsky, V. B. Marakhovsky, V. A. Peschansky et al., "Sequential counter," Author's certificate SU561298, 06/05/1977.
↑ VI Varshavsky, VB Marakhovsky og VV Smolensky, "Designing self-timed devices using the finite automaton model," IEEE Design & Test of Computers, vol. 12, nr. 1, s. 14-23, 1995 (ikke tilgængeligt link) . Hentet 5. juni 2019. Arkiveret fra originalen 5. juni 2019. (ubestemt)
↑ AV Yakovlev, AM Koelmans, A. Semenov, DJ Kinniment, "Modellering, analyse og syntese af asynkrone kontrolkredsløb ved hjælp af Petrinets," Integration, VLSI Journal, vol. 21, nr. 3, s. 143-170, 1996.
↑ O. Benafa, D. Sokolov og A. Yakovlev, "Loadable Kessels Counter," IEEE Int. Symposium om asynkrone kredsløb og systemer (ASYNC) 2018, s. 102-109. . Hentet 7. april 2019. Arkiveret fra originalen 7. april 2019. (ubestemt)
↑ 1 2 A. J. Martin, "The limitations to delay-insensitivity in asynchronous circuits," Advanced Research i VLSI, 1990, s. 263-278.
↑ K. van Berkel, F. Huberts, A. Peeters, "Stretching quasi delay insensitivity by means of extended isochronic forks," Asynchronous Design Methodologies, 1995, pp. 99-106.
↑ N. Sretasereekul, T. Nanya, "Eliminering af isochronic-fork constraints in quasi-delay-insensitive circuits," Asia and South Pacific Design Automation Conference (ASP-DAC) 2001, s. 437-442.
↑ Y. Li, Redressing Timing Issues for Speed-Independent Circuits in Deep Sub-micron Age. Ph.d.-afhandling, Newcastle University, 2012, 153 s. . Hentet 3. oktober 2015. Arkiveret fra originalen 4. oktober 2015. (ubestemt)
↑ VI Varshavsky, Kredsløb, der er ufølsomme over for forsinkelser i transistorer og ledninger. teknisk rapport nr. 7, Helsinki University of Technology, 1989, 42 s. . Hentet 1. oktober 2015. Arkiveret fra originalen 2. oktober 2015. (ubestemt)
↑ 1 2 3 M. Kishinevsky, A. Kondratyev, A. Taubin og V. Varshavsky, Review of the State-of-the-Art in Self-timing, Ch. 8 i Concurrent Hardware: Theory and Practice of Self-Timed Design , Wiley, 1993, 388 s. . Hentet 15. november 2015. Arkiveret fra originalen 17. november 2015. (ubestemt)
↑ S. Hauck, "Asynchronous design methodologies: An overview," Proceedings of the IEEE, vol. 83, nr. 1, s. 69-93, 1995. ( "Asynchronous Design Methodologies: A Brief Overview" Arkiveret 22. juli 2015 på Wayback Machine )
↑ A. Davis og SM Nowick, "An introduction to asynchronous circuit design," Rapport UUCS-97-013, University of Utah, 1997. . Hentet 7. oktober 2009. Arkiveret fra originalen 9. juni 2007. (ubestemt)
↑ V. I. Varshavsky, V. B. Marakhovsky, L. Ya. Rosenblum, A. V. Yakovlev, § 4.3 Aperiodic circuitry, i bogen. Kunstig intelligens, bind 3: Software og hardware. Ed. V. N. Zakharov og V. F. Khoroshevsky. Moskva: Radio og kommunikation, 1990.
↑ MB Josephs, SM Nowick, CH van Berkel, "Modellering og design af asynkrone kredsløb," Proceedings of the IEEE, vol. 87, nr. 2, s. 234-242, 1999. (utilgængeligt link) . Hentet 16. september 2015. Arkiveret fra originalen 6. oktober 2016. (ubestemt)
↑ A. Yakovlev, "Brug af partielle ordrer til analyse og syntese af asynkrone kredsløb," Workshop on unfolding and partial order techniques (UFO) 2007, s. 12-16. . Hentet 15. juli 2015. Arkiveret fra originalen 4. marts 2016. (ubestemt)
↑ D. Sokolov, A. Yakovlev, "Clockless circuits and system synthesis," IEE Proceedings, Computers and Digital Techniques, vol. 152, nr. 3, s. 298-316, 2005.
↑ JA Brzozowski, C.-JH Seger, "Design of Asynchronous Circuits," Kapitel 15 i Asynchronous Circuits. Springer, 1995, 404 s. . Hentet 3. oktober 2017. Arkiveret fra originalen 31. januar 2018. (ubestemt)
↑ R. Puri, Asynchronous Logic Design. Kapitel i Wiley Encyclopedia of Electrical and Electronics Engineering, s. 726-741, 2001. . Hentet 4. august 2015. Arkiveret fra originalen 3. december 2015. (ubestemt)
↑ ACiD-WG-rapport om "Design, Automation and Test for Asynchronous Circuits and Systems", redigeret af D. Edwards og W. Toms, 2004. Arkiveret fra originalen den 9. oktober 2006.
↑ L. Ya. Rosenblum, "Signalgrafers sprog og dets brug til modellering af informationsudvekslingsprotokoller og aperiodiske kredsløb," All-Union seminar Modellering af diskrete kontrol- og computersystemer, s. 22-24, 1981. . Hentet 19. april 2019. Arkiveret fra originalen 29. juli 2021. (ubestemt)
↑ L. Ya. Rosenblum og AV Yakovlev, "Signalgrafer: fra selvtidsindstillede til tidsindstillede," IEEE Int. Workshop om Timed Petri Nets, 1985, s. 199-207. . Hentet 2. september 2015. Arkiveret fra originalen 23. oktober 2003. (ubestemt)
↑ T.-A. Chu, CKC Leung og TS Wanuga, "A design methodology for concurrent VLSI systems," IEEE Int. Konference om computerdesign (ICCD) 1985, s. 407-410.
↑ AV Yakovlev, "Om begrænsninger og udvidelser af STG-model til design af asynkrone styrekredsløb," IEEE Int. Konference om computerdesign (ICCD) 1992, s. 396-400. . Hentet 10. marts 2016. Arkiveret fra originalen 11. marts 2016. (ubestemt)
↑ 1 2 V. I. Varshavsky, M. A. Kishinevskii, A. Yu. Kondratiev, "Modeller til specifikation og analyse af processer i asynkrone kredsløb," Izv. USSR's Videnskabsakademi. Teknisk kybernetik, 1988, nr. 2, s. 171-190. Arkiveret 31. januar 2018 på Wayback Machine (VI Varshavsky, MA Kishinevsky, A. Yu. Kondratyev, L. Ya. Rosenblum og AR Taubin, "Modeller til specifikation og analyse af processer i asynkrone kredsløb," Soviet Journal of Computer and Systems Sciences, bind 26, 1989, s. 61-76.)
↑ M. A. Kishinevsky, A. Yu. Kondratyev, A.R. Taubin, "Specifikation og analyse af selvtidsindstillede kredsløb," Journal of VLSI Signal Processing, vol. 7, nr. 1, s. 117-135, 1994. . Dato for adgang: 18. september 2015. Arkiveret fra originalen 3. februar 2016. (ubestemt)
↑ U. Schwiegelshohn, L. Thiele, "Properties of Change Diagrams," Kap. 4 i Hardware Design og Petri Nets, pp. 77-92, 2000. . Hentet 27. januar 2016. Arkiveret fra originalen 19. april 2016. (ubestemt)
↑ KM Fant og SA Brandt, "NULL Convention Logic TM : en komplet og konsistent logik for asynkron digital kredsløbssyntese," IEEE Int. Konference om applikationsspecifikke systemer, arkitekturer og processorer (ASAP) 1996, s. 261-273.
↑ M. Ligthart, K. Fant, R. Smith, A. Taubin og A. Kondratyev, "Asynchronous design using commercial HDL-synthesis tools," i IEEE Int. Symp. på Asynkron. Kredsløb og systemer (ASYNC), 2000, s. 114-125.
↑ C. Jeong og SM Nowick, "Teknologikortlægning til robuste asynkrone tærskelnetværk," ACM/IEEE Int. Workshop om tidsspørgsmål (TAU) 2006, s. 22-27. . Hentet 11. maj 2019. Arkiveret fra originalen 29. august 2017. (ubestemt)
↑ MT Moreira, CHM Oliveira, RC Porto og NLV Calazans, "NCL+: Return-to-one Null Convention Logic," IEEE Int. Midwest Symposium on Circuits and Systems (MWSCAS) 2013, s. 836-839. . Dato for adgang: 22. september 2015. Arkiveret fra originalen 6. februar 2016. (ubestemt)
↑ G. E. Sobelman og D. Parker, "Programmerbar gate array". Patent US5986466, 16. nov. 1999. . Hentet 14. juli 2020. Arkiveret fra originalen 14. juli 2020. (ubestemt)
↑ 1 2 A. Kondratyev, "Multi-rail asynkron flow med færdiggørelsesdetektion og system og metode til at designe samme," patent US6526542, feb. 25, 2003. . Hentet 7. maj 2019. Arkiveret fra originalen 7. maj 2019. (ubestemt)
↑ A. I. Bukhshtab, V. I. Varshavsky, V. B. Marakhovsky et al., "Universal logic module," Forfattercertifikat SU561182, 06/05/1977.
↑ RO Winder, "Flip-flop, der anvender tre indbyrdes forbundne majoritetsminoritetslogiske porte," patent US3403267, sep. 24, 1968. . Hentet 26. juli 2019. Arkiveret fra originalen 26. juli 2019. (ubestemt)
↑ RO Winder, "Threshold gate counters," patent US3519941, jul. 7, 1970. . Hentet 26. juli 2019. Arkiveret fra originalen 26. juli 2019. (ubestemt)
↑ V. N. Taziyan, "Counting trigger," Copyright certifikat SU372697, 03/01/1973. . Hentet 29. juli 2019. Arkiveret fra originalen 29. juli 2019. (ubestemt)
↑ S. O. Mkrtchyan, "IK trigger," Copyright certifikat SU421111 03/25/1974. . Hentet 26. juli 2019. Arkiveret fra originalen 26. juli 2019. (ubestemt)
↑ A. N. Foyda, "Skiftregister," Copyright certifikat SU643974, 01/25/1979. . Hentet 25. marts 2019. Arkiveret fra originalen 25. marts 2019. (ubestemt)
↑ B. S. Tsirlin, "Asynchronous serial register," Copyright certifikat SU1805501, 03/30/1993.
↑ G. Gopalakrishnan, "Nogle usædvanlige mikrorørledningskredsløb," Rapport UUCS-93-015, University of Utah, s. 1-16, 1993. . Hentet 11. april 2019. Arkiveret fra originalen 11. april 2019. (ubestemt)
↑ N. Starodoubtsev og A. Yakovlev, "Isochronic fork-free asynchronous circuits," UK Asynchronous Forum 2000, s. 55-60. . Hentet 15. maj 2022. Arkiveret fra originalen 15. maj 2022. (ubestemt)
↑ N. Starodoubtsev, S. Bystrov og A, Yakovlev, "Monotone kredsløb med fuldstændig anerkendelse," IEEE Int. Symposium om asynkrone kredsløb og systemer (ASYNC) 2003, s. 98-108. . Hentet 20. juli 2017. Arkiveret fra originalen 31. januar 2018. (ubestemt)
↑ 1 2 V. B. Marakhovsky, Logisk design af asynkrone kredsløb. Slides på kurset, Institut for AiVT SPbSPU. . Hentet 22. august 2015. Arkiveret fra originalen 4. marts 2016. (ubestemt)
↑ V. I. Varshavsky, A. Yu. Kondratiev, N. M. Kravchenko, B. S. Tsirlin, "G-trigger," Forfattercertifikat SU1411934, 23/07/1988.
↑ V. I. Varshavsky, N. M. Kravchenko, V. B. Marakhovsky, B. S. Tsirlin, "G-trigger," Forfattercertifikat SU1443137, 07/12/1988.
↑ V.I. Varshavsky, N.M. Kravchenko, V.B. Marakhovsky og B.S. Tsirlin, "CMOS-transistor storage device," Forfattercertifikat SU1365129, 01/07/1988.
↑ B. S. Tsirlin, A. Yu. Kondratiev, N. A. Goldin og V. A. Romanovsky, "Random Access Memory," Copyright certifikat SU1589324, 08/30/1990.
↑ U. Cummings og A. Lines, "Asynchronous static random access memory," patent US7161828, jan. 9, 2007.
↑ A. Baz, D. Shang og A. Yakovlev, "Self-timed SRAM for energy harvesting systems," Journal of Low Power Electronics, vol. 7, nr. 2, 2011, s. 274-284. . Hentet 28. juli 2017. Arkiveret fra originalen 28. juli 2017. (ubestemt)
↑ JT Udding, Klassifikation og sammensætning af forsinkelsesinsensitive kredsløb, Ph.d.-afhandling, Eindhoven University of Technology, 1984.
↑ CE Molnar, TP Fang og FU Rosenberger, "Synthesis of delay-insensitive modules," Chapel Hill Conference on VLSI, 1985.
↑ H. Saito, A. Kondratyev, J. Cortadella, L. Lavagno, A. Yakovlev, "Hvad er omkostningerne ved forsinkelse ufølsomhed?" IEEE/ACM Int. Konference om computerstøttet design 1999, s. 316-323. . Dato for adgang: 27. januar 2016. Arkiveret fra originalen 1. februar 2016. (ubestemt)
↑ B. S. Tsirlin, "Minimumsgrundlaget for implementering af sekventielle kredsløb," Izv. USSR Academy of Sciences, Technical Cybernetics, nr. 2, 1985, s. 91-97. Arkiveret 31. januar 2018 på Wayback Machine (BS Tsirlin, "Minimal Basis for Realization of Sequential Circuits," Soviet Journal of Computer and Systems Sciences, bind 23, 1985, s. 26-31.)
↑ V. I. Varshavsky, M. A. Kishinevskiy, V. B. Marakhovsky, L. Ya. Rosenblum, "Funktionel fuldstændighed i klassen af semi-modulære kredsløb," Proceedings of the Academy of Sciences of the USSR, Technical Cybernetics, nr. 3, 1985, s. 103— 114. ( VI Varshavskiy, MA Kishinevskiy, VB Marakhovskiy og L. Ya. Rozenblyum, "Functional Completeness in the Class of Semimodular Circuits," Soviet Journal of Computer and Systems Sciences, bind 23, nr. 6, 1985, s. 70-80 Arkiveret 31. januar 2018 på Wayback Machine )
↑ B. S. Tsirlin, "Gennemgang af tilsvarende problemer for implementering af kredsløb i NAND-grundlaget, der ikke afhænger af hastighed," Izv. USSR Academy of Sciences, Technical Cybernetics, nr. 2, 1986, s. 159-171. Arkiveret 29. juli 2017 på Wayback Machine (BS Tsirlin, "A survey of equivalent problems of realizing circuits in the AND-NOT basis that are speed-independent," Soviet Journal of Computer and Systems Sciences, bind 24, 1986, pp. 58-69.)
↑ VI Varshavsky, VB Marakhovsky, RA Lashevsky, "Selvtimet datatransmission i massivt parallelle computersystemer," Integrated Computer-Aided Engineering, vol. 4, nr. 1, s. 47-65, 1997.
↑ SJ Piestrak, "Membership test logic for delay-insensitive codes", IEEE Int. Symposium om avanceret forskning i asynkrone kredsløb og systemer (ASYNC) 1998, s. 194-204. . Hentet 3. februar 2017. Arkiveret fra originalen 31. januar 2018. (ubestemt)