Hurtig overførselsordning

Den aktuelle version af siden er endnu ikke blevet gennemgået af erfarne bidragydere og kan afvige væsentligt fra den version , der blev gennemgået den 19. februar 2020; checks kræver 4 redigeringer .

Det accelererede overførselskredsløb er et logisk kombinationskredsløb, der er inkluderet i den aritmetiske og logiske enhed i de fleste moderne computere , mikroprocessorer og mikrocontrollere .

Designet til parallel dannelse af bærebits ved tilføjelse af binære tal i en adderer. Normalt bygget på en kaskade måde, den består af flere accelererede overføringskredsløb med en mindre kapacitet, normalt lig med en naturlig effekt på 2, men der er også ettrins accelererede overføringskredsløb, der genererer bæresignaler for alle bits af et ord ved samme tid.

Fordelen ved dette skema er en betydelig acceleration af aritmetiske operationer, da det ikke tager tid at udbrede bæret sekventielt gennem alle bits af maskinordet, ulempen er øget kompleksitet.

Sådan virker det

Vilkår:
Carry Lookahead Unit ( CLU ) er en fast-carry-ordning.
Carry Look-ahead Adder ( CLA ) er et hurtigt bære-adderkredsløb.
Gruppeudbredelse ( PG ) er et gruppeudbredelsessignal.
Gruppegenerering ( GG ) - gruppesignal til at generere en carry.

Ved brug af det accelererede bærekredsløb ( LCU ), genererer hver enkelt bit af adderen et bæregenereringssignal ( ) og et bæreudbredelsessignal ( ). $g_{n}$ $p_n$

4-bit skema

Adderens enkeltcifre kombineres i grupper med fire enkeltcifre i hver gruppe. Det accelererede overføringskredsløb genererer overføringssignalerne GG og GG . $C_{1},C_{2},C_{3},C_{4},$

Boolesk udtryk for carry i én bit:

C_{i+1}=a_{i}\cdot b_{i}+(a_{i}\oplus b_{i})C_{i}=G_{i}+P_{i}\cdot C_ {jeg}

, hvor

{\displaystyle G_{i}=a_{i}\cdot b_{i))

P_{i}=a_{i}\oplus b_{i}

Her betyder prikken ( ) logisk OG ( AND ), additionstegnet (+) betyder logisk ELLER ( OR) og symbolet for addition modulo 2 er EKSKLUSIVT ELLER ( XOR ) $\cdot$ $\plus$

For firecifrede bindestreger:

C_{1}=G_{0}+P_{0}\cdot C_{0}

C_{2}=G_{1}+P_{1}\cdot C_{1}

C_{3}=G_{2}+P_{2}\cdot C_{2}

C_{4}=G_{3}+P_{3}\cdot C_{3}

Ved at erstatte i , så i , så ind får vi de endelige udtryk: $C_{1}$ $C_{2}$ $C_{2}$ $C_{3}$ $C_{3}$ $C_{4}$

C_{1}=G_{0}+P_{0}\cdot C_{0}

C_{2}=G_{1}+G_{0}\cdot P_{1}+C_{0}\cdot P_{0}\cdot P_{1}

C_{3}=G_{2}+G_{1}\cdot P_{2}+G_{0}\cdot P_{1}\cdot P_{2}+C_{0}\cdot P_{0}\cdot P_{1}\cdot P_{2}

C_{4}=G_{3}+G_{2}\cdot P_{3}+G_{1}\cdot P_{2}\cdot P_{3}+G_{0}\cdot P_{1}\cdot P_{2}\cdot P_{3}+C_{0}\cdot P_{0}\cdot P_{1}\cdot P_{2}\cdot P_{3}

Bæregenereringsgruppesignalet og bæreudbredelsesgruppesignalet genereres som følger: $GG$ $PG$

{\displaystyle PG=P_{0}\cdot P_{1}\cdot P_{2}\cdot P_{3))

GG=G_{3}+G_{2}\cdot P_{3}+G_{1}\cdot P_{3}\cdot P_{2}+G_{0}\cdot P_{3}\cdot P_{2}\cdot P_{1}

4-bit hurtig overførselskredsløbet fås i integrerede versioner, for eksempel: SN74182 ( TTL ), MC10179 ( ESL ) og MC14582, 564IP4 [1] (lavet ved hjælp af CMOS -teknologi ).

16-bit skema

En 16-bit adder kan skabes ved at kombinere fire 4-bit addere med fire accelererede carry kredsløb (4-bit CLA Adder), suppleret med et femte accelereret carry kredsløb, som bruges til at behandle carry generation GG og bære propagation PG signaler .

Overfør udbredelsessignaler modtaget ved indgangen ( ) og signaler genereret af hver af de fire skemaer ( GG ). Derefter genererer det hurtige overførselskredsløb tilsvarende signaler. $PG$

Antag , at dette er PG - signaler, og dette er GG af i , så indstilles outputbittene som følger: $P_{i}$ $G_{i}$

C_{4}=G_{0}+P_{0}\cdot C_{0}

C_{8}=G_{4}+P_{4}\cdot C_{4}

C_{12}=G_{8}+P_{8}\cdot C_{8}

C_{16}=G_{12}+P_{12}\cdot C_{12}

Ved at erstatte først i , derefter i , derefter i får vi følgende udtryk: $C_{4}$ $C_{8}$ $C_{8}$ $C_{12}$ $C_{12}$ $C_{16}$

C_{4}=G_{0}+P_{0}\cdot C_{0}

C_{8}=G_{4}+G_{0}\cdot P_{4}+C_{0}\cdot P_{0}\cdot P_{4}

C_{12}=G_{8}+G_{4}\cdot P_{8}+G_{0}\cdot P_{4}\cdot P_{8}+C_{0}\cdot P_{0}\cdot P_{4}\cdot P_{8}

C_{16}=G_{12}+G_{8}\cdot P_{12}+G_{4}\cdot P_{8}\cdot P_{12}+G_{0}\cdot P_{4}\cdot P_{8}\cdot P_{12}+C_{0}\cdot P_{0}\cdot P_{4}\cdot P_{8}\cdot P_{12}

$C_{4}$ genererer følgelig en bærebit ved indgangen til det andet kredsløb; ved indgangen til den tredje; ved indgangen til den fjerde; og genererer en overløbsbit. $C_{8}$ $C{12}$ $C_{16}$

Derudover kan du specificere bæreudbredelse og bæregenereringssignaler for det accelererede bæreskema:

P_{LCU}=P_{0}\cdot P_{4}\cdot P_{8}\cdot P_{12}

G_{LCU}=G_{12}+G_{8}\cdot P_{12}+G_{4}\cdot P_{12}\cdot P_{8}+G_{0}\cdot P_{12}\cdot P_{8}\cdot P_{4}

64-bit skema

Ved at kombinere de fire adderkredsløb og fast carry-kredsløbet sammen får vi en 16-bit adder. Fire sådanne blokke kan kombineres til en 64-bit adder. Yderligere accelererede overføringskredsløb (andet lag) er nødvendige for at modtage overføringsudbredelsen ( ) og overføringsgenereringssignalerne ( ) fra hvert adderkredsløb. $P_{LCU}$ $G_{LCU}$

Fordele og ulemper

Fordele:

Høj hastighed.

Fejl:

Høje udstyrsomkostninger

Parallelle overførselsformningsskemaer har en betydelig hastighedsfordel i forhold til sekventielle overførselsskemaer .

Se også

Hugorm

Litteratur

Tietze U., Shenk K. Kapitel 19. Kombinationslogiske kredsløb. 19.5 Tællere. 19.5.3. Addere med parallel overførsel // Halvlederkredsløb = Halbleiter-Schaltungstechnik / Pr. med ham. G. Karabashev. - Dodeka XXI, 2008. - 1784 s. - (kredsløb). - 3000 eksemplarer. - ISBN 978-5-94120-200-3 , 978-5-94120-201-0, 3-540-42849-6.